第2章建模与仿真优秀PPT.ppt

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1、第2章建模与仿真现在学习的是第1页，共42页教学建教学建议议将传统的数字通信系统设计方法，转变为基于CPLD/FPGA的VHDL建模与设计，在许多设计场合，需要重新对系统建立设计模型。是否能可靠而有效的完成系统的VHDL设计，其关键在于对设计任务进行建模或模型改造。作为VHDL语言，其本身也是一种建模语言，在对系统行为或流程进行描述，也是一个建模过程。但本书强调建模主要目的是在现有的传统通信系统模型的基础上，构件满足VHDL设计条件的模型。有些建模与设计思路与传统硬件实现思路有较大差别。第章介绍的系统建模与设计将充分体现建模的创造性和灵活性。熟悉EDA的概念、VHDL的特点、仿真、综合和自顶向

2、下的设计方法；熟悉Max+plusII开发设计平台的应用；建议教学时数为2学时。现在学习的是第2页，共42页2.1引言2.1.1系统的概念所谓“系统”，简单地说就是指按照某些规律结合起来，互相作用，互相依存的所有物体的集合或总和通信系统可以简单定义为：“为了完成某项通信传送任务，按照某些规律结合起来，互相作用，互相依存的所有物体的集合或总和”。任何系统都存在三个方面需要研究的内容，即实体、属性和活动。实体指组成系统的具体对象，如编码器，译码器、调制器、解调器以及各类信息等。属性指实体的特性、状态或参数。每一个实体都具有的其属性，如信息为正弦波信号、脉冲信号等。活动指对象随时间推移而发生的状态变

3、化，或者说，在系统内部发生的任何变化过程，如将频带外信号滤除等。现在学习的是第3页，共42页一个系统按状态可分为稳态和暂态。所谓稳态是指系统的状态是稳定的，基本不变的；而暂态是指系统的状态是不稳定的，变化的。我们用系统状态来描述在任意给定时间，对系统所有实体、属性和活动的情况。在一定环境下的系统的活动分为两种：一种是内生活动，其物理意义是系统的活动造成的影响完全限于系统的内部；另一种是外生活动，是指存在于一定环境中的系统的活动所造成的影响涉及到系统的外部。正因为其活动的性质不同，所以我们也将系统分为两种系统，即封闭系统和开放系统。具有内生活动的系统称为封闭系统，具有外生活动的系统称为开放系统。

4、系统与环境之间的分界则称为边界。现在学习的是第4页，共42页对于系统中的活动，有些活动的结果由系统的输入完全确定，也就是说系统执行该项活动，其输出完全可以用输入来加以描述。我们把具有这种性质的活动称为确定型活动；有些活动受随机因素的影响，系统的输出不确定而可能得到各种各样的结果，换句话说，系统的输出结果具有不可预知性，则把这样的活动称为随机型活动。随机型活动通常用概率分布来加以描述。理所当然，具有确定型活动的系统就是确定型系统，而具有随机型活动的系统则为随机系统。现在学习的是第5页，共42页2.1.2模型与建模1.模型与建模的概念 模型是现实世界中的某些事物的一种抽象表示。抽象的含义是抽取事物

5、的本质特性，忽略事物的其他次要因素。因此模型既要反映事物的原型，又要不等于该原型。模型是理解、分析、开发或改造事物原型的一种常用手段。模型的表示形式可以是数学公式、缩小的物理装置、图表文字说明，也可以是专用的形式化语言。系统模型是系统本质方面的表达，它以数学或物理的形式表示系统的信息，因此系统模型应具有与实际系统相似的数学描述或物理特性。模型的表示形式可以是数学公式、缩小的物理装置、图表文字说明，也可以是专用的形式化语言。现在学习的是第6页，共42页模型构造是具体建模技术的运用过程，而所建立的模型应具有可信性，因此模型的可信性检验在建模技术是不可少的。所谓可信性检验就是指对模型描述的真理程度的

6、研究，即检验所建的模型是否反映了原型的主要特性。建模简单地说就是建立一个模拟实际系统或实体的模型，是对取自于建模者周围环境的信息进行浓缩。由于建模者可能对信息来源有不同看法，导致了不同的建模原理和模型构造。现在学习的是第7页，共42页2.建立系统模型的方法在对一个实际系统进行仿真研究时，首先要建立一个系统模型，以便对系统的研究有所指导。但建立系统模型并不需要考虑系统的全部细节，所以一个模型不仅代替系统，而且应该是这个系统的简化，即抓住主要矛盾。例如对一个由电阻、电感和电容组成的串并联电路网络，在对该电路网络进行低频仿真时，我们可以把组成网络的基本元件看成理想元件而不考虑元件的热效应、漏电、元件

7、老化等这些因素的影响，而得到较简单的模型。即使是同一个实际系统，由于仿真的目的不同，其系统模型也将不一样。现在学习的是第8页，共42页由一个系统求得模型的任务，一般可以分为两项。第一是建立模型结构，第二是提供数据。建立模型结构要确定系统的边界，鉴别系统的实体、属性和活动。提供数据的任务，则要求所提供的数据能够包含在活动中的各个属性之间有确定的关系式。具体来说，在对某一通信系统仿真时，一方面要建立模型结构，另一方面则要对输入信号的大小和性质（如正弦或伪码信号），各部件输入和输出的数学关系（即数学模型），滤波器的系数，输出测试的方法及指标等，加以收集。现在学习的是第9页，共42页建立系统模型的方法

8、一般通过以下三种途径来实现：(1)对于那些系统内部结构和特性较清楚的所谓“白盒”，可利用已知的一些基本定律，通过分析盒演绎得到系统模型。(2)对于那些系统内部结构和特性不清楚或不太清楚的所谓“黑盒”或“灰盒”，若允许直接进行实验性观测，则可建立一个假想模型，且通过实验来验证。(3)对于那些系统内部结构和特性不清楚，且又不允许直接进行实验观测的所谓“黑盒”，则通过数据收集和统计归纳的方法来建模。现在学习的是第10页，共42页建立系统模型的基本原则:（1）建立方块图 可以用一系列的方块图来描述系统，建立方块图的目的在于简化对系统内部的互相作用的说明，每一个方块图用来描述系统的一个部分，然后将方块图

9、联系起来把系统作为一个整体来加以说明。这样用图解法简化了的系统模型称为源系统，而相应于源系统的子程序的集合称为目标系统，描述个各方块数学关系所需的子程序称为目标系统元件。（2）相关性 模型中只应包括与研究目的有关的信息，因为无关信息的引入虽不会有害处，但它会增加模型的复杂性，而使得求解模型时增加额外的工作，甚至带来困难，所以应该把无关的信息除外。（3）准确性 建立系统模型时，应该考虑所收集的用以建立模型的信息的准确性，因为数据来源不准确，必将不能得到正确的仿真结果。（4）精密性 对于同一个系统，可建立不同精密程度等级的模型。若不同的项目工程，用到同一种系统，那么对系统的精密性要求，由具体的工程

10、决定。现在学习的是第11页，共42页2.2数字通信系统的VHDL建模 所谓数字通信系统的VHDL建模是指在普通的数字通信系统模型的基础上，建立能满足VHDL设计的可实现性模型。换句话来说，就建立符合VHDL设计特点的模型。在VHDL结构体中，不同的建模方法，或者说不同的描述方法，可归纳为行为描述、RTL（寄存器传输）描述和结构描述。其中RTL描述也称为数据流描述。数字通信系统的行为是指数字通信系统和部件与外部环境的相互联系、相互作用。行为描述是指描述数字通信系统的行为。现在学习的是第12页，共42页1.结构建模 对于复杂的系统模块，常K可把它分解成若干个子模块，然后通过互连线将各模块连接起来，

11、各子模块还可由更小的子模块构成。系统的VHDL结构建模充分体现了这一特点。例例2-12-1 设计任务：用逻辑门电路完成f=ab+cd的功能。从该布尔代数方程可知，模块由两个与门和一个或门构成。将这三个门器件作为单独的子模块，利用VHDL的component语句来映射子模块间的连接关系，这一过程就是结构建模与设计过程。用VHDL语言描述如下：libraryieee;useieee.std_logic_1164.all;entityAOisport(a,b,c,d:instd_logic;f:outstd_logic);endAO;现在学习的是第13页，共42页architecturehhofAO

12、iscomponentAND_GATEport(x,y:instd_logic;z:outstd_logic);endcomponent;componentOR_GATEport(x,y:instd_logic;z:outstd_logic);endcomponent;signalu,v:std_logic;beginG1:AND_GATEportmap(x=a,y=b,z=u);G2:AND_GATEportmap(x=c,y=d,z=v);G3:OR_GATEportmap(x=u,y=v,z=f);Endhh;现在学习的是第14页，共42页libraryieee;useieee.std_

13、logic_1164.all;EntityAND_GATEisPort(x,y:instd_logic;z:outstd_logic);EndAND_GATE;ArchitecturebhofAND_GATEisBeginz=xandy;Endbh;libraryieee;useieee.std_logic_1164.all;Entityor_GATEisPort(x,y:instd_logic;z:outstd_logic);Endor_gate;ArchitecturebhofoR_GATEisBeginz=xory;Endbh;现在学习的是第15页，共42页由上述VHDL程序，形成AO（

14、与或）逻辑模块的建模符号如图2-1所示。由子模块构成模型如图2-2所示。图2-1功能模块的建模符号现在学习的是第16页，共42页图2-2由子模块构成的模块图现在学习的是第17页，共42页2.条件建模在VHDL设计中，根据流程图模型的条件转移结构形式，来描述模块，对于熟悉语言的设计人员来说，是非常容易接受的设计方法。采用条件建模的好处是无须关心模块内部的细节，设计灵活，可避开传统的底层电路图设计思维，更能体现VHDL设计的特点。下面举例说明条件建模的方法。例例2-22-2根据功能表-设计一个异或检测模块。现在学习的是第18页，共42页表2-1异或检测功能表图2-3异或检测模块的建模符号ababf

15、 f000110110110现在学习的是第19页，共42页建模思想：根据表-，并将该功能模块命名为yihuo，当输入a和b相等时，输出f=0,当它们不相等时，f=1。VHDL中的条件语句允许在某些条件满足时将某个值赋给一个信号。建模符号如图-所示。用VHDL程序描述如下：library ieee;use ieee.std_logic_1164.all;entity yihuo is port(a,b,c,d:in std_logic;f:out std_logic);end yihuo;architecture dataflow of yihuo isport(a,b:in std_logic

16、;f:out std_logic);beginf=0when a=b else 1;end dataflow;现在学习的是第20页，共42页 上述设计结果还可通过时序访真波形来验证其正确性，如图-所示。从图-中可以看出设计结果符合表-的功能要求(f有延迟)。图2-4异或检测模块的时序仿真波形现在学习的是第21页，共42页3.并发运算建模 对于数字通信系统中的组合逻辑单元，常可建立布尔代数方程的数学模型。一旦给出布尔方程，我们可利用关系运算符not,and,or,nand,nor和xor等来对功能模块进行直接描述，称为并发运算操作。例例2-32-3给出布尔代数方程f=ab+cd,用并发运算方式编

17、写其VHDL程序如下：libraryieee;useieee.std_logic_1164.all;entityAO_1isport(a,b,c,d:instd_logic;f:outstd_logic);现在学习的是第22页，共42页end AO_1;architecture hh of AO_1 isbeginf=(a and b)or(c and d);end hh;模块f=ab+cd的建模符号如图-5所示。比较例2-1可知，对于能用布尔方程数学模型实现的功能模块，采用这种并行运算方式更简单。现在学习的是第23页，共42页图2-5 f=ab+cd模块的建模符号现在学习的是第24页，共42

18、页2.3数字通信系统的VHDL建模的一般考虑 2.3.1根据所要处理的数字信号的性质考虑系统的VHDL建模1.对于TTL数字信号的纯数字通信系统的建模考虑 基于FPGA/CPLD的系统，要求输入、输出信号皆为TTL数字信号。对于所要设计的目标系统是TTL数字信号的纯数字通信系统来说，无须考虑电平转换问题，在进行VHDL建模时，重点考虑如何从传统的通信系统框图模型，转换成适合于用VHDL语言描述的模型，甚至可以把传统的电路的原理图作为输入对象，构成VHDL的GDF文件来实现系统的设计功能。采用类似C语言的流程图模型也是常用的建模方法。不管采用何种建模方法，目的是将所要设计的数字通信系统构成一个专

19、用芯片，并满足所要求的性能指标。现在学习的是第25页，共42页2.对于需要信号电平转换的数字通信系统的建模考虑 以HDB3编码器为例，若想将二进制单极性基带信号转换程双极性的HDB3码信号，无法直接在CPLD/FPGA芯片中实现。我们只能将该编码器系统，分成两部分来建模，其中，一部分由硬件描述语言，通过CPLD/FPGA来实现，而另一部分则由外围硬件电路实现。建模方法是先将二进制基带信号依照HDB3编码原理转换成一组单/双极性控制信号，由控制信号来控制一个外接数据选择器，实现单极性到双极性HDB3码转换。在这种情况下，看似简单的一个HDB3编码器，实际上在考虑如何实现HDB3编码的补V补B以及

20、极性控制方面，其建模方法不止一种，而且较为复杂，关于具体的建模与实现方案，将在第4章中做详细介绍。因此，对于这类系统，不光是考虑VHDL模块的建模，还需考虑附加硬件的电路设计。同时可能出现不能直接从VHDL时序仿真中，看出整个系统设计是否正确，有时还必须在外围硬件电路和VHDL程序下载平台同时连接好后，通过仪器测试和现场修改设计程序和建模方案，才能达到总体设计目的。现在学习的是第26页，共42页2.3.2对于较复杂的含模拟电路的数字通信系统的建模考虑 对于这类通信系统的建模，除了外围的模拟电路的设计是整个大系统需要考虑以外，更重要的是针对纯数字部分的输入输出接口信号要求，做细致的研究。通常是根

21、据接口参数或输入输出的要求，考虑数字模块的VHDL建模。对于设计者来说，这类系统的设计比纯粹的数字系统，难度大得多，必须在充分考虑好模拟电路的基础上，确定数模接口的信号和参数要求。在现代通信系统中，像这种需要模数混合设计的情况是经常出现的。现在学习的是第27页，共42页2.3.3考虑结构体的三种形式的描述方法的特点和应用1.数字通信系统的VHDL结构体的行为描述建立通信系统VHDL的行为模型，是自顶向下设计的最高层设计。从数字通信系统的基本框图模型开始，考虑其中能实现的VHDL行为描述模型，实质上是对整个系统的数学模型的描述。以VHDL源程序的文本输入方式，编写源程序，然后进行编辑和编译，再经

22、过VHDL仿真器进行仿真，称为行为仿真。行为仿真是对系统功能行为的可行性的评估。行为描述的基本特征是将IC芯片的外部行为和内部行为的具体实现分隔开来，即以黑盒内部表示功能，而不管具体黑盒内部是怎样实现的。现在学习的是第28页，共42页所谓结构体的行为描述（Behavioral Descriptions），即对设计实体按算法、按数据路径来描述。例例2-42-4采用行为描述法设计的4位比较器 LIBRARYUSEIEEE.STD_LOGICD_1164.ALL;ENTITYcomparatorISPORT(a,b:INstd_logic_vector(3downto0);C:outstd_logi

23、c);ENDcomparator;ARCHITECTUREbehOFcomaratorISBEGINComp:process(a,b)BEGINIfa=bTHENC=1;ELSEC=0;ENDIF;ENDprocesscomp;Endbeh;程序功能：输入4位数a、b，若a=b，实体输出c=1；若a不等于b，则实体输出c=0.主要特点：采用了进程顺序语句，敏感变量为a、b。现在学习的是第29页，共42页2.数字通信系统的VHDL结构体的数据流描述 VHDL-RTL级描述，又称为数据流传输描述。目的是描述数据信号的传输关系，定义各信号间的具体逻辑关系。结构体的数据流描述是描述数据流程的运动路径、

24、运动方向和运动结果。下面举例用数据流描述法来设计4位比较器。例2-5采用数据流法设计4位比较器ENTITYcomparatorISPORT(a,b:INstd_logic_vector(3downto0);C:outstd_logic);ENDcomparator;ARCHITECTUREdfOFcomaratorISBEGINCain,b=bin,co=x,so=y);w2:h_adderportmap(a=cin,b=y,co=z,so=sum);w3:or1portmap(a=x,b=z,c=cout);endarchitecturehh;程序功能：从库中调用两个半加器和一个或门两种元件

25、，通过例化连接成一个全加器。主 要 特 点：采 用 了 元 件 调 用 语 句“component”、“end component”;采用了例化语句“port map”。这种描述法在由小模块构成大模块的设计中，经常使用。现在学习的是第33页，共42页2.3.4考虑两种设计输入方式的特点和应用1.1.VHDLVHDL文本输入方式文本输入方式MAX+PLUS II 软件包含一个集成的Text Editor（文本编辑程序），适合与输入和编辑用VHDL,Verilog 或AHDL编写的HDL设计文件。2.3.5节中的三种用VHDL硬件语言编写的程序就是VHDL文本，采用这种语言描述的优点是效率较高，结

26、果也较容易仿真，信号观察也较方便，在不同的设计输入库之间转换非常方便，但要求设计者熟练掌握VHDL编程技术。现在学习的是第34页，共42页2.2.图形输入方式图形输入方式 图形输入方式又分为原理图输入和波形输入方式。用Altera应用软件MAX+PLUS II提供的各种原理图库进行设计输入是一种最直接的输入方式。用这种方式输入时，输入效率较低，但容易实现仿真，便于信号的观察的以及电路的调整。MAX+PLUS II Waveform Editor用于建立和编辑波形设计文件及输入仿真向量和功能测试向量。波形编辑器还有逻辑分析仪的功能，设计者可以通过它查看仿真结果。现在学习的是第35页，共42页2.

27、4通信系统的VHDL建模对系统性能的影响与评估2.4.1可行性的影响 前面提到系统建模的基本原则，建立了通信系统的方块图的过程，但要想使之转换成能用VHDL语言描述的模型，还需考虑VHDL语言的使用范围及实现的可行性。对于以CPLD/FPGA通用芯片为目标器件的建模与设计，受到输入信号的性质的限制，如输入信号只能是单极性的TTL电平的数字，若整个通信系统还包含其它性质的信号或非数字的功能电路单元，那么，对整个系统无法实现VHDL建模。当然，我们可以通过改变输入信号的性质，来完成同样的系统功能，如对频带系统的载波信号，我们采用数字脉冲信号替代传统的正弦波信号，然后进行VHDL建模与设计，是实现频

28、带系统调制或解调的功能。从可行性的角度来说，解决了可行性问题。但是，并不是所有系统都可行，如在对HDB3编码器进行VHDL建模时，单双极性变换电路功能就无法在FPGA/CPLD中实现，也就是说，无法实现VHDL建模。这时，可以把VHDL建模模块和独立的单双极性变换器的硬件外围电路结合起来，共同完成整个系统的功能。这样，其VHDL的模块的建模就必须转换为包括对单双极性电路的控制的建模。现在学习的是第36页，共42页 另外，有些复杂通信系统建模的可行性还设计多门技术，如DSP、A/D、D/A的技术基础和相关建模方法等。对于一些速度要求较高的通信系统，由于现行的CPLD/FPGA目标器件的限制，无法

29、使用。即使目标芯片的截止频率可达到要求，有些系统功能也难以实现，如使用数字锁相环来提取位时钟信号，若提取的频率较高，就需更高的本地晶振频率，才能保证足够小的稳态相差和相位抖动，这给建模和设计带来了难度，甚至无法实现。因此，对通信系统的VHDL建模的可行性应在设计系统总方案时做认真和充分的考虑。现在学习的是第37页，共42页2.4.2可靠性的影响 对于通信系统来说，实现系统的可靠性指标是VHDL建模的难点。与硬件电路系统一样，用硬件描述语言，实现系统功能，有各种方法，实现建模的方式也可以不同，有时不同的建模风格和方式，可得到相同的设计结果和相近的可靠性能，但有时不同的模型设计，尽管可实现相同的功

30、能，可在可靠性方面可能有较大的区别。如对一个数字通信接收系统，通常需要与发端同步的位时钟信号，从通信理论可知，采用数字锁相环电路提取位同步信号，稳态相差和相位抖动，是影响系统可靠性的重要性能指标，如果相位抖动太大，则可能造成，系统出现误码。我们一方面设法提高时钟提取的可靠性，现在学习的是第38页，共42页 另一方面设法确保时钟的上升沿或下降沿，处于被判决脉冲码元的中间位置，以防止误判。以一个D触发器为例，理论上，若输入码元与时钟的上升沿对齐的话，以时钟的上升沿触发，不会出现误判，但对于有相位抖动的时钟信号来说，可能出现，时钟的边沿超前或滞后输入码元的上升沿，造成漏判或错判，结果出现误码。解决的

31、办法是，先将时钟信号进行倒相，然后再输入给D触发器，这样就可保证时钟的上升沿基本处于码元的中央，从而提高了抗抖动容限，也降低了误码率，提高了系统性能。对组合逻辑电路来说，设计的可靠性，还需考虑逻辑竞争冒险问题，硬件延时问题。系统可靠性设计还要考虑输出的驱动能力问题，在设计硬件接口时，必须考虑后接系统的接入负载，并视情况，考虑加缓冲或驱动电路。现在学习的是第39页，共42页2.4.3效率的影响 从系统效率考虑，包括芯片资源的优化，软件程序运行的速度等。从软件设计方面考虑，采用并行运行方式，比串行运行方式运行速率高。在CPLD/FPGA设计中，合理的引脚定义也是很重要的。一个好的引脚定义可以充分利

32、用芯片资源，而一个不好的引脚定义可能造成芯片资源的巨大浪费，甚至布线失败。2.4.4 如何评估数字通信系统的VHDL建模的好坏 总体来说，通信系统性能可以根据公式计算、采用波形级的仿真或通过硬件构成样机及进行测量来评估。对于数字通信系统的VHDL建模，其建模效果，最终要经过一定方式的检验和评估，而检验的结果反过来促进其建模或程序设计的改进与完善。下面简单介绍三种对数字系统的VHDL建模的评估方法。现在学习的是第40页，共42页1.基于仿真的性能评估 将基于仿真的方法用于性能的评估，几乎可以按要求的任意详细程度建立模型。基于仿真的方法可以很容易地将数学的和经验的模型结合起来，把测量的器件特性和实

33、际信号都组合到分析和设计中去，被仿真的波形也能用作测试信号以便证实硬件的功能。这种方法是用硬件描述语言建模和设计结果检验的必需方法，在程序的时序仿真阶段，发现设计结果是否正确，以便决定是否需要改进建模方案，或决定实施应用。2.基于测试的性能评估 当时序仿真完成后，就可在实际的测试平台上，进行CPLD/FPGA的下载或配置，通过测试仪器，来实际测试设计结果。这一方法是真正意义上的性能评估，也是设计者必须要做的工作。当所设计的模块必须和外围其它硬件模块连接起来才能准确观察和测量其最后结果时，恐怕不能只在某个通用下载平台上进行测试和检验，还需设计一台样机，根据样机的测试得到的数据评估性能，当然是准确

34、而可信的方法，但其缺点是费钱、费时、不灵活。现在学习的是第41页，共42页3.基于公式的性能评估式中n是分频器的分频系数。因此分频器系数n对于应用数学模型的建模或虽然采用了RTL级建模，但其总体方案和系统性能指标，应用到或依赖于某一数学公式，比如在设计数字锁相环位同步提取模块时，作为同步性能的指标之一，即最大相位误差 可以用如下公式表示：式中n是分频器的分频系数。因此分频器系数n越大，则最大相位误差越小，同步性能越好。这是从数学角度来评估其性能的。实际建模时，虽应用了该数学公式，但分频系数n受到被提取的为同步信号的频率以及用于超前或滞后调整的本地最高晶体振荡频率有关（其详细原理将在第章介绍），而对于位同步信号频率太高的系统，为保证一定限度的相位误差，则要求本地振荡频率非常高，可能在硬件上（包括CPLD/FPGA）难以实现。但从评估其同步性能中的相位误差的角度来说，只要建模时确定了位同步信号频率和本地振荡频率，根据上述公式，就可算出其最大相位误差。现在学习的是第42页，共42页