数字电子时序逻辑电路精.ppt

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1、数字电子时序逻辑电路第1页，本讲稿共107页6.1 时序逻辑电路的分时序逻辑电路的分析与设计方法析与设计方法6.1.1 6.1.1 时序逻辑电路概述时序逻辑电路概述时序逻辑电路概述时序逻辑电路概述退出退出退出退出6.1.2 6.1.2 时序逻辑电路的分析方法时序逻辑电路的分析方法时序逻辑电路的分析方法时序逻辑电路的分析方法6.1.3 6.1.3 时序逻辑电路的设计方法时序逻辑电路的设计方法时序逻辑电路的设计方法时序逻辑电路的设计方法第2页，本讲稿共107页6.1.1 时序逻辑电路概述时序逻辑电路概述1 1、时序电路的特点、时序电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，

2、而且还与电路原来的状态有关。第3页，本讲稿共107页2 2、时序电路逻辑功能的表示方法、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程第4页，本讲稿共107页3 3、时序电路的分类、时序电路的分类（1）根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触

3、发器的翻转有先有后，是异步进行的。（2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。第5页，本讲稿共107页电路图电路图时钟方程、时钟方程、驱动方程和驱动方程和输出方程输出方程状态方程状态方程状态图、状状态图、状态表或时序态表或时序图图判断电路逻判断电路逻辑功能辑功能12356.1.2 时序逻辑电路的分析方法时序逻辑电路的分析方法时序电路的分析步骤：时序电路的分析步骤：计算计算4第6页，本讲稿共107页例例时钟方程：输出方程：输出仅与电路现

4、态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写写方方程程式式第7页，本讲稿共107页2求状态方程求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：第8页，本讲稿共107页3计算、列状态表计算、列状态表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 000001100第9页，本讲稿共107页4画状态图、时序图画状态图、时序图状态图状态图第10页，本讲稿共107页5电电路路功功能能时时序序图图有效循环的6个状态分别是05这6个十进制数

5、字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。第11页，本讲稿共107页例例输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写写方方程程式式第12页，本讲稿共107页2求状态方程求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：第13页，本讲稿共107页3计算、列状态表计算、列状态表第14页，本讲稿共107页45电电路路功功能能由状态图可以看出，当输

6、入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画画状状态态图图时时序序图图第15页，本讲稿共107页例例电路没有单独的输出，为穆尔型时序电路。异步时序电路，时钟方程：驱动方程：1写写方方程程式式第16页，本讲稿共107页2求状态方程求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：第17页，本讲稿共107页3计算、列状态表计算、列状态表第18页，本

7、讲稿共107页45电路功能电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图画状态图、时序图第19页，本讲稿共107页设计设计要求要求原始状原始状态图态图最简状最简状态图态图画电画电路图路图检查电检查电路能否路能否自启动自启动12466.1.3 时序逻辑电路的设计方法时序逻辑电路的设计方法时序电路的设计步骤：时序电路的设计步骤：选触发器，求时钟、选触发器，求时钟、输出、状态、驱动输出、状态、驱动方程方程5状态状态分配分配3化简第20页

8、，本讲稿共107页例例1建立原始状态图建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。状态化简状态化简2状态分配状态分配3已经最简。已是二进制状态。第21页，本讲稿共107页4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：第22页，本讲稿共107页状状状状态态态态方方方方程程程程不化简，以便使之与JK触发器的特性方程的形式一致。第23页，本讲稿共107页比较，得驱动方程：电电路路

9、图图5第24页，本讲稿共107页检查电路能否自启动检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。第25页，本讲稿共107页 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111011110输入Y 000000001000110例例1建立原始状态图建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1

10、；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0第26页，本讲稿共107页原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简状态化简2状态分配状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01

11、S2=10第27页，本讲稿共107页4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程第28页，本讲稿共107页比较，得驱动方程：电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。第29页，本讲稿共107页例例设计一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程第30

12、页，本讲稿共107页次态卡诺图时钟方程：FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基选择时钟脉冲的一个基选择时钟脉冲的一个基选择时钟脉冲的一个基本原则：在满足翻转要本原则：在满足翻转要本原则：在满足翻转要本原则：在满足翻转要求的条件下，触发沿越求的条件下，触发沿越求的条件下，触发沿越求的条件下，触发沿越少越好。少越好。少越好。少越好。FF1在t2、t4时刻翻转，可选 Q0。FF2在t4、t6时刻翻转，可选 Q0。第31页，本讲稿共107页第32页，本讲稿共107页电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态110、111代入输出方程和状态方程计算：电路能够自

13、启动。特性方程：第33页，本讲稿共107页 本节小结本节小结 时时序序电电路路的的特特点点是是：在在任任何何时时刻刻的的输输出出不不仅仅和和输输入入有有关关，而而且且还还决决定定于于电电路路原原来来的的状状态态。为为了了记记忆忆电电路路的的状状态态，时时序序电电路路必必须须包包含含有有存存储储电电路路。存存储储电电路路通通常常以以触触发发器器为为基基本本单单元电路构成。元电路构成。时时序序电电路路可可分分为为同同步步时时序序电电路路和和异异步步时时序序电电路路两两类类。它它们们的的主主要要区区别别是是，前前者者的的所所有有触触发发器器受受同同一一时时钟钟脉脉冲冲控控制，而后者的各触发器则受不同

14、的脉冲源控制。制，而后者的各触发器则受不同的脉冲源控制。时时序序电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图图、状状态态方方程程、状状态态表表、卡卡诺诺图图、状状态态图图和和时时序序图图等等6 6种种方方法法来来描描述述，它它们们在在本本质质上上是是相相通的，可以互相转换。通的，可以互相转换。时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。逻辑图的转换。第34页，本讲稿共107页6.2 计数器计数器6.2.1 6.2.1 二进制计数器二

15、进制计数器二进制计数器二进制计数器退出退出退出退出6.2.2 6.2.2 十进制计数器十进制计数器十进制计数器十进制计数器6.2.3 N6.2.3 N进制计数器进制计数器进制计数器进制计数器第35页，本讲稿共107页在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器第36页，本讲稿共107页6.2.1 二进制计数器二进制计数器1 1、二进制同步计数器、二进制同步计数器3位二进制同步加法计数器位二进制同步加法计数器选用3个CP下降沿触发的

16、JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：第37页，本讲稿共107页时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。第38页，本讲稿共107页电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程第39页，本讲稿共107页3位二进制同步减法计数器位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：第40页，本讲稿共107页时序图FF0每输入一个时钟脉冲翻转一次FF2在Q0=Q

17、1=0时，在下一个CP触发沿到来时翻转。FF1在Q0=0(Q0=1)时，在下一个CP触发沿到来时翻转。第41页，本讲稿共107页电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程第42页，本讲稿共107页3位二进制同步可逆计数器位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D0时作加计数，U/D 1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程第43页，本讲稿共107页电路图第44页，本讲稿共107页4位集成二进制同步加法计数器位集成二进制

18、同步加法计数器74LS161/163CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。CR=LD=1且CPTCPP=0时，计数器状态保持不变。74LS163的引脚排列和的引脚排列和74LS161相同，不同相同，不同之处是之处是74LS163采用同步清零方式。采用同步清零方式。第45页，本讲稿共107页双双4位集成二进制同步加法计数器位集成二进制同步加法计数器CC4520CR=1时，异步清零。CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。CR=0、E

19、N=0或CR=0、CP=1时，计数器状态保持不变。第46页，本讲稿共107页4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。第47页，本讲稿共107页4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入

20、端；CPD是减法计数脉冲输入端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。第48页，本讲稿共107页2 2、二进制异步计数器、二进制异步计数器3位二进制异步加法计数器位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：第49页，本讲稿共107页时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时

21、翻转。第50页，本讲稿共107页3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程：电路图第51页，本讲稿共107页3位二进制异步减法计数器位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：第52页，本讲稿共107页时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。第53页，本讲稿共107页3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程：电路图第54页，本讲稿共107页二进制

22、异步计数器级二进制异步计数器级间连接规律间连接规律第55页，本讲稿共107页4位集成二进制异步加法计数器位集成二进制异步加法计数器74LS197CR=0时异步清零。CR=1、CT/LD=0时异步置数。CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。第56页，本讲稿共107页选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。6.2.2 十进

23、制计数器十进制计数器1 1、十进制同步计数器、十进制同步计数器状态图输出方程：时钟方程：十进制同步加十进制同步加法计数器法计数器第57页，本讲稿共107页状态方程第58页，本讲稿共107页电路图比较，得驱动方程：将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。第59页，本讲稿共107页十进制同步减法计数器十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：时钟方程：第60页，本讲稿共107页状态方程次态卡诺图第61页，本讲稿共107页比较，得驱动方程：将无效状态10101

24、111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图第62页，本讲稿共107页十进制同步可逆计数器十进制同步可逆计数器集成十进制同步计数器集成十进制同步计数器 集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示

25、意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。第63页，本讲稿共107页选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。2 2、十进制异步计数器、十进制异步计数器状态图输出方程：十进制异步加法计数器十进制异步加法计数器第64页，本讲稿共107页时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转选择时钟脉冲的一个基本原则：在满足翻转选择时钟

26、脉冲的一个基本原则：在满足翻转选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。要求的条件下，触发沿越少越好。要求的条件下，触发沿越少越好。要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。第65页，本讲稿共107页状态方程第66页，本讲稿共107页比较，得驱动方程：电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。第67页，本讲稿共107页十进制异步减法计数器十进制异步减法计数器选用4个CP上升沿触发的

27、JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：第68页，本讲稿共107页时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻选择时钟脉冲的一个基本原则：在满足翻选择时钟脉冲的一个基本原则：在满足翻选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。转要求的条件下，触发沿越少越好。转要求的条件下，触发沿越少越好。转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。第69页，本讲稿共107页状态方程第70页，本讲

28、稿共107页比较，得驱动方程：电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。第71页，本讲稿共107页集集成成十十进进制制异异步步计计数数器器74LS90第72页，本讲稿共107页6.2.3 N进制计数器进制计数器1 1、用同步清零端或置数端归、用同步清零端或置数端归零构成零构成N进置计数器进置计数器2 2、用异步清零端或置数端归、用异步清零端或置数端归零构成零构成N进置计数器进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制

29、代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。第73页，本讲稿共107页用74LS163来构成一个十二进制计数器。（3）画连线图。SN-1S12-1S11

30、1011（2）求归零逻辑。例例D0D3可随意处理可随意处理D0D3必须都接必须都接0（1）写出状态SN-1的二进制代码。第74页，本讲稿共107页用74LS197来构成一个十二进制计数器。（3）画连线图。SNS121100（2）求归零逻辑。例例D0D3可随意处理可随意处理D0D3必须都接必须都接0（1）写出状态SN的二进制代码。第75页，本讲稿共107页用74LS161来构成一个十二进制计数器。SNS121100例例D0D3可随意处理可随意处理D0D3必须都接必须都接0SN-1S111011第76页，本讲稿共107页3 3、提高归零可靠性的方法、提高归零可靠性的方法第77页，本讲稿共107页第

31、78页，本讲稿共107页4 4、计数器容量的扩展、计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。100100进制计数器进制计数器进制计数器进制计数器第79页，本讲稿共107页6060进制计数器进制计数器进制计数器进制计数器6464进制计数器进制计数器进制计数器进制计数器第80页，本讲稿共107页同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，

32、异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。1212位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）位二进制计数器（慢速计数方式）第81页，本讲稿共107页1212位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）位二进制计数器（快速计数方式）在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所

33、以工作速度较高。这种接线方式的工作速度与计数器的位数无关。第82页，本讲稿共107页 本节小结本节小结计数器是一种应用十分广泛的时序电路，除用于计计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。是任何现代数字系统中不可缺少的组成部分。计数器计数器可利用触发器和门电路构成。但在实际工作可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构中

34、，主要是利用集成计数器来构成。在用集成计数器构成成N进制计数器时，需要利用清零端或置数控制端，让电进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得路跳过某些状态来获得N N进制计数器。进制计数器。第83页，本讲稿共107页6.3 寄存器寄存器6.3.1 6.3.1 基本寄存器基本寄存器基本寄存器基本寄存器退出退出退出退出6.3.2 6.3.2 移位寄存器移位寄存器移位寄存器移位寄存器6.3.3 6.3.3 寄存器的应用寄存器的应用寄存器的应用寄存器的应用第84页，本讲稿共107页 在数字电路中，用来存放二进制数据或代码的电路在数字电路中，用来存放二进制数据或代码的电路称为称为

35、寄存器寄存器。寄寄存存器器是是由由具具有有存存储储功功能能的的触触发发器器组组合合起起来来构构成成的的。一一个个触触发发器器可可以以存存储储1位位二二进进制制代代码码，存存放放n位位二二进进制制代代码码的的寄寄存器，需用存器，需用n个触发器来构成。个触发器来构成。按按照照功功能能的的不不同同，可可将将寄寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄寄存存器器两两大大类类。基基本本寄寄存存器器只只能能并并行行送送入入数数据据，需需要要时时也也只只能能并并行行输输出出。移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移或或左左移移，数数据据既

36、既可可以以并并行行输输入入、并并行行输输出出，也也可可以以串串行行输输入入、串串行行输输出出，还还可可以以并并行行输输入入、串串行行输输出出，串串行行输入、并行输出，十分灵活，用途也很广。输入、并行输出，十分灵活，用途也很广。第85页，本讲稿共107页6.3.基本寄存器基本寄存器1 1、单拍工作方式基本寄存器、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：第86页，本讲稿共107页2 2、双拍工作方式基本寄存器、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=

37、1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。第87页，本讲稿共107页6.3.2 移位寄存器移位寄存器1 1、单向移位寄存器、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状态方程：第88页，本讲稿共107页第89页，本讲稿共107页并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：第90页，本讲稿共107页第91页，本讲稿共107页 单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q

38、0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。第92页，本讲稿共107页2 2、双向移位寄存器、双向移位寄存器M=0时右移M=1时左移第93页，本讲稿共107页3 3、集成双向、集成双向移位寄存器移位寄存器74LS19474LS194第94页，本讲稿共107页6.3.3 寄存器的应用寄存器的应用1 1、环形计数器、环形计数器结构特点结构特点结构特点结构特点即将FFn-1的输出Qn-1接到FF0的输入端D0。工工工工作作作作原原原原理理理理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有

39、效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。第95页，本讲稿共107页能自启动的能自启动的4位环形计数器位环形计数器状状状状态态态态图图图图第96页，本讲稿共107页由由74LS19474LS194构成的能自构成的能自启动的启动的4位环位环形计数器形计数器时时时时序序序序图图图图第97页，本讲稿共107页2 2、扭环形计数器、扭环形计数器结构特点结构特点结构特点结构特点状状状状态态态态图图图图即将FFn-1的输出Qn-1接到FF0的输入端D0。第98页，本讲稿共107页能自启动的能自启动的4位扭环形计数器位扭环

40、形计数器第99页，本讲稿共107页本节小结本节小结寄寄存存器器是是用用来来存存放放二二进进制制数数据据或或代代码码的的电电路路，是是一一种种基基本本时时序序电电路路。任任何何现现代代数数字字系系统统都都必必须须把把需需要要处处理理的的数数据据和和代码先寄存起来，以便随时取用。代码先寄存起来，以便随时取用。寄寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄寄存存器器两两大大类类。基基本本寄寄存存器器的的数数据据只只能能并并行行输输入入、并并行行输输出出。移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移或或左左移移，数数据据可可以以并并行行输

41、输入入、并并行行输输出出，串串行行输输入入、串串行行输输出出，并并行输入、串行输出，串行输入、并行输出。行输入、串行输出，串行输入、并行输出。寄寄存存器器的的应应用用很很广广，特特别别是是移移位位寄寄存存器器，不不仅仅可可将将串串行行数数码码转转换换成成并并行行数数码码，或或将将并并行行数数码码转转换换成成串串行行数数码码，还还可可以以很很方方便便地地构构成成移移位位寄寄存存器器型型计计数数器器和和顺顺序序脉脉冲冲发发生生器等电路。器等电路。第100页，本讲稿共107页6.4 顺序脉冲发生器顺序脉冲发生器6.4.1 6.4.1 计数型顺序脉冲发生器计数型顺序脉冲发生器计数型顺序脉冲发生器计数型

42、顺序脉冲发生器退出退出退出退出6.4.2 6.4.2 移位型顺序脉冲发生器移位型顺序脉冲发生器移位型顺序脉冲发生器移位型顺序脉冲发生器第101页，本讲稿共107页6.4.1 计数器型顺序脉冲发生器计数器型顺序脉冲发生器在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或

43、者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。第102页，本讲稿共107页时序图时序图时序图时序图译码器电电电电路路路路图图图图计数器第103页，本讲稿共107页用集成计数器用集成计数器用集成计数器用集成计数器74LS16374LS163和集成和集成和集成和集成3 3线线线线-8-8线译码器线译码器线译码器线译码器74LS13874LS138构成的构成的构成的构成的8 8输出顺序脉冲发生器。输出顺序脉冲发生器。输出顺序脉冲发生器。输出顺序脉冲发生器。第104页，本讲稿共107页6.4.2 移位型顺序脉冲发生器移位型顺序脉冲发生器移位型顺序脉冲

44、发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。第105页，本讲稿共107页时时时时序序序序图图图图第106页，本讲稿共107页 在在数数控控装装置置和和数数字字计计算算机机中中，往往往往需需要要机机器器按按照照人人们们事事先先规规定定的的顺顺序序进进行行运运算算或或操操作作，这这就就要要求求机机器器的的控控制制部部分分不不仅仅能能正正确确地地发发出出各各种种控控制制信信号号，而而且且要要求求这这些些控控制制信信号号在在时时间间上上有有一一定定的的先先后后顺顺序序。通通常常采采取取的的方方法法是是，用用一一个个顺顺序序脉脉

45、冲冲发发生生器器来来产产生生时时间间上上有有先先后后顺顺序序的的脉脉冲冲，以以控控制制系系统统各各部部分协调地工作。分协调地工作。顺顺序序脉脉冲冲发发生生器器分分计计数数型型和和移移位位型型两两类类。计计数数型型顺顺序序脉脉冲冲发发生生器器状状态态利利用用率率高高，但但由由于于每每次次CP信信号号到到来来时时，可可能能有有两两个个或或两两个个以以上上的的触触发发器器翻翻转转，因因此此会会产产生生竞竞争争冒冒险险，需需要要采采取取措措施施消消除除。移移位位型型顺顺序序脉脉冲冲发发生生器器没没有有竞争冒险问题，但状态利用率低。竞争冒险问题，但状态利用率低。本节小结本节小结第107页，本讲稿共107页