课程设计《数字式智力抢答器》.doc

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1、课程设计数字式智力抢答器系统设计要求：设计一个智力抢答器，可以判断第一抢答者，并具备计分功能。抢答器有4路抢答按钮。设置抢答器使能信号，当此信号有效时，若参赛者按下抢答开关，则抢答器能判断出第一抢答者并指示该组抢答成功，其他参赛者的抢答开关不起作用。若提前抢答，则对相应的参赛者发出警报。系统具有清零功能。当清零信号有效时，抢答器对前一轮抢答的第一抢答者判断结果进行清零，恢复为初始状态。数字式智力抢答器还具有计分功能。如果抢答成功的参赛者满足得分条件，则增加相应分数，答错不扣分。一、系统方案设计根据系统设计要求，系统主要由三个主要的电路模块组成，分别为第一抢答判断电路、计分电路、显示电路。其中第

2、一抢答判断电路主要完成最快抢答者的判断功能；计分电路存储每组竞赛者的分数；显示电路显示抢答器的状态和各组的分数。因此，数字竞赛抢答器的输入信号包括：复位信号CLR、抢答器使能信号EN、四组抢答按钮A/B/C/D、加分信号ADD；输出信号：四组抢答状态的显示LEDx；对应的得分SCOREx；抢答器抢答成功的组别显示、报警信号FALSE。二、单元电路设计1、第一抢答判断电路 第一抢答判断电路模块具有第一抢答信号的鉴别和锁存功能。（1）当复位CLR信号有效(高电平)时，电路清零。（2）当使能信号EN为低电平时，如果有人抢答，则提前抢答报警信号FALSE3.0的对应位输出高电平，以示警告。（3）当EN

3、为高电平时，抢答开始。首先将报警信号FALSE3.0清零，然后根据四组竞赛者的抢答情况选择最先抢答的信号，显示抢答状态显示信号LEDALEDD。（即LEDALEDD对应输出高电平）。抢答成功者的组别编号由信号Q3.0输出，并锁存抢答器此时的状态，直到CLR信号有效为止。（4）在每一轮新的抢答之前，都要使用复位信号CLR，清除上一轮抢答留下的痕迹，使电路恢复初始状态。第一抢答电路VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qd is port(clr,en:in st

4、d_logic; A,B,C,D:in std_logic; LEDA,LEDB,LEDC,LEDD:out std_logic;-抢答成功指示灯 FALSE:out std_logic_vector(3 downto 0);-提前抢答报警 Q: out std_logic_vector(3 downto 0); -抢答成功组显示End qd; Architecture behave of qd is Signal temp: std_logic_vector(3 downto 0); Signal TAG : std_logic; -设置锁存标志位 Begin Temp=A&B&C&D; P

5、ROCESS(clr,EN,A,B,C,D) BEGIN IF clr=1 then - 电路清零 Q=”0000”; LEDA=0; LEDB=0; LEDC=0; LEDD=0; FALSE=”0000”; TMG=0; ELSIF (EN=0) THEN - 提前抢答报警 IF A=1 THEN -A提前抢答报警 FALSE(3)=1; END IF; IF B=1 THEN FALSE(2)=1; END IF; IF C=1 THEN FALSE(1)=1; END IF; IF D=1 THEN FALSE(0)=0; END IF; ELSE 抢答开始 FALSE=”0000”;

6、 IF TAG=0 THEN - 尚未有抢答成功者 IF TEMP=”1000” THEN LEDA=1; LEDB=”0”; LEDC=”0”; LEDD=0; Q=”1000”; -显示A抢答成功 TAG=1; -锁存此状态 ELSIF TEMP=”0100” THEN LEDA=0; LEDB=”1”; LEDC=”0”; LEDD=0; Q=”0100”; -显示B抢答成功 TAG=1; -锁存此状态 ELSIF TEMP=”0010” THEN LEDA=0; LEDB=”0”; LEDC=”1”; LEDD=0; Q=”0010”; -显示A抢答成功 TAG=1; -锁存此状态 E

7、LSIF TEMP=”0001” THEN LEDA=0; LEDB=”0”; LEDC=”0”; LEDD=1; Q=”0001”; -显示A抢答成功 TAG=1; -锁存此状态 END IF; END IF; END IF; END PROCESS; END behave;2、计分电路计分电路在参赛者抢答成功后，根据比赛情况进行比较分数的调整。该模块包括加分选择信号ADD、组别选择信号CHOS3.0,其中加分选择信号ADD高电平有效，有效时对CHOS3.0选择的参赛组进行加分；组别选择信号CHOS3.0就是第一抢答电路模块的输出信号Q3.0. 输出信号分别对应四组参赛组的得分，以百分制表示

8、。每组分数在比赛开始时预设100分，每答对一题加10分，答错不扣分。得分的个位、十位、百位用4位的逻辑矢量表示，使之方便与显示电路级联，从而输出比赛得分。计分电路VHDL程序-files:counter.vhd -date:2011/05/23-designer: zj CHEN-Quartus ii 7.2-description:计分电路library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter is port(ADD: in std_logic; -加分信号- CHOS:I

9、N STD_LOGIC_VECTOR(3 DOWNTO 0);-参赛组选择信号 A2,A1,A0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-各组加分信号 B2,B1,B0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C2,C1,C0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); D2,D1,D0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );end counter;architecture behav of counter is begin process(ADD,CHOS)- variable P

10、OINTS_A2:STD_LOGIC_VECTOR(3 DOWNTO 0);-定义变量 variable POINTS_A1:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_B2:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_B1:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_C2:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_C1:STD_LOGIC_VECTOR(3 DOWNTO 0); variable PO

11、INTS_D2:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_D1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN if (ADDEVENT AND ADD=1) THEN -加分信号上升沿有效 if (chos=1000) then -A组答对，加10分 if points_a1=1001 then points_a1:=0000; if points_a2=1001 then points_a2:=0000; else points_a2:=points_a2+1; end if; else points_a1:=poi

12、nts_a1+1; end if; elsif (chos=0100) then -B组答对，加10分 if points_b1=1001 then points_b1:=0000; if points_b2=1001 then points_b2:=0000; else points_b2:=points_b2+1; end if; else points_b1:=points_b1+1; end if; elsif (chos=0010) then -C组答对，加10分 if points_c1=1001 then points_c1:=0000; if points_c2=1001 th

13、en points_c2:=0000; else points_c2:=points_c2+1; end if; else points_c1:=points_c1+1; end if; elsif (chos=0001) then -D组答对，加10分 if points_d1=1001 then points_d1:=0000; if points_d2=1001 then points_d2:=0000; else points_d2:=points_d2+1; end if; else points_d1:=points_d1+1; end if; end if; end if;-将各

14、组得分赋给输出信号 A2=POINTS_A2; A1=POINTS_A1; A0=0000; B2=POINTS_B2; B1=POINTS_B1; B0=0000; C2=POINTS_C2; C1=POINTS_C1; C0=0000; D2=POINTS_D2; D1=POINTS_D1; D0doutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=; end case; end process;end behav; 4、顶层模块设计-files:qd.vhd-date:2011/05/22-designer: zj CHEN-Quartus ii 7.

15、2-description:第一抢答判断电路library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qd is port(clr: in std_logic; -复位信号 en : in std_logic; -抢答使能信号 A,B,C,D:in std_logic;-抢答按钮 LEDA,LEDB,LEDC,LEDD:out std_logic; - 抢答成功指示灯 FALSE:out std_logic_vector(3 downto 0);-提前抢答报警 Q : out std_logi

16、c_vector(3 downto 0);-抢答成功组显示end qd;architecture rtl of qd is signal temp:std_logic_vector(3 downto 0); signal TAG:std_logic;-设置锁存标志位 begin temp= A&B&C&D; process(clr,en,A,B,C,D,temp) begin if (clr=0) then -电路清零 Q=0000; FALSE=0000; LEDA=0; LEDB=0; LEDC=0; LEDD=0; TAG=0; ELSIF ( en=0) then -提前抢答报警 if

17、 A=1 THEN FALSE(3)=1; end if; if B=1 THEN FALSE(2)=1; end if; if C=1 THEN FALSE(1)=1; end if; if D=1 THEN FALSE(0)=1; end if; ELSE -抢答开始 FALSE=0000; if TAG=0 THEN -尚未有抢答成功者出现 IF temp=1000 then-A抢答成功 LEDA=1; LEDB=0; LEDC=0; LEDD=0; Q=1000; TAG=1; -锁存此状态 elsif temp=0100 then LEDA=0; LEDB=1; LEDC=0; LE

18、DD=0; Q=0100; TAG=1; elsif temp=0010 then LEDA=0; LEDB=0; LEDC=1; LEDD=0; Q=0010; TAG=1; elsif temp=0001 then LEDA=0; LEDB=0; LEDC=0; LEDD=1; Q=0001; TAG=1; end if; end if; end if; end process;end rtl;-files:counter.vhd-date:2011/05/23-designer: zj CHEN-Quartus ii 7.2-description:计分电路library ieee;us

19、e ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter is port(ADD: in std_logic; -加分信号- CHOS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);-参赛组选择信号 A2,A1,A0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-各组加分信号 B2,B1,B0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C2,C1,C0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); D2,D1,D0:OU

20、T STD_LOGIC_VECTOR(3 DOWNTO 0) );end counter;architecture behav of counter is begin process(ADD,CHOS)- variable POINTS_A2:STD_LOGIC_VECTOR(3 DOWNTO 0);-定义变量 variable POINTS_A1:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_B2:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_B1:STD_LOGIC_VECTOR(3 DOWNTO

21、0); variable POINTS_C2:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_C1:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_D2:STD_LOGIC_VECTOR(3 DOWNTO 0); variable POINTS_D1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN if (ADDEVENT AND ADD=1) THEN -加分信号上升沿有效 if (chos=1000) then -A组答对，加10分 if points_a1=1001 then

22、points_a1:=0000; if points_a2=1001 then points_a2:=0000; else points_a2:=points_a2+1; end if; else points_a1:=points_a1+1; end if; elsif (chos=0100) then -B组答对，加10分 if points_b1=1001 then points_b1:=0000; if points_b2=1001 then points_b2:=0000; else points_b2:=points_b2+1; end if; else points_b1:=po

23、ints_b1+1; end if; elsif (chos=0010) then -C组答对，加10分 if points_c1=1001 then points_c1:=0000; if points_c2=1001 then points_c2:=0000; else points_c2:=points_c2+1; end if; else points_c1:=points_c1+1; end if; elsif (chos=0001) then -D组答对，加10分 if points_d1=1001 then points_d1:=0000; if points_d2=1001 t

24、hen points_d2:=0000; else points_d2:=points_d2+1; end if; else points_d1:=points_d1+1; end if; end if; end if;-将各组得分赋给输出信号 A2=POINTS_A2; A1=POINTS_A1; A0=0000; B2=POINTS_B2; B1=POINTS_B1; B0=0000; C2=POINTS_C2; C1=POINTS_C1; C0=0000; D2=POINTS_D2; D1=POINTS_D1; D0doutdoutdoutdoutdoutdoutdoutdoutdout

25、doutdout=; end case; end process;end behav;-顶层模块：4路智力竞赛抢答器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdq is port( clr,en:in std_logic;-复位信号，抢答使能信号 A,B,C,D: IN STD_LOGIC;-抢答按钮 ADD:IN STD_LOGIC; -计分信号 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC; FALSE:OUT STD_LOGIC_VECTOR(3

26、DOWNTO 0);-报警信号 FIRST:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- SCOREA2,SCOREA1,SCOREA0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); SCOREB2,SCOREB1,SCOREB0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); SCOREC2,SCOREC1,SCOREC0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); SCORED2,SCORED1,SCORED0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );end qdq;ar

27、chitecture struc of qdq is -定义元件 component qd is -第一抢答判断电路 port(clr: in std_logic; -复位信号 en : in std_logic; -抢答使能信号 A,B,C,D:in std_logic;-抢答按钮 LEDA,LEDB,LEDC,LEDD:out std_logic; - 抢答成功指示灯 FALSE:out std_logic_vector(3 downto 0);-提前抢答报警 Q : out std_logic_vector(3 downto 0);-抢答成功组显示 end component qd; component counter is -计分电路 port(ADD: in std_logic; -加分信号-