武汉理工 数电课程设计 数字钟的设计仿真与制作.doc
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1、学 号: 课 程 设 计题 目数字钟的设计仿真与制作学 院专 业班 级姓 名指导教师年月日 课程设计任务书学生姓名: 专业班级: 指导教师: 工作单位: 武汉理工大学 题 目: 数字钟的设计仿真与制作 初始条件:利用集成译码器、计数器、定时器、数码管、脉冲发生器和必要的门电路等数字器件实现系统设计。(也可以使用单片机系统设计实现)要求完成的主要任务: (包括课程设计工作量及技术要求,以及说明书撰写等具体要求)1、课程设计工作量:1周内完成对多功能数字钟的设计、仿真、装配与调试。2、技术要求:设计一个数字钟。要求用六位数码管显示时间,格式为00:00:00。具有60进制和24进制(或12进制)计
2、数功能,秒、分为60进制计数,时为24进制(或12进制)计数。有译码、七段数码显示功能,能显示时、分、秒计时的结果。设计提供连续触发脉冲的脉冲信号发生器,具有校时单元、译码显示单元、时间计数单元、振荡器电路。确定设计方案,按功能模块的划分选择元、器件和中小规模集成电路,设计分电路,画出总体电路原理图,阐述基本原理。3、查阅至少5篇参考文献。按武汉理工大学课程设计工作规范要求撰写设计报告书。全文用A4纸打印,图纸应符合绘图规范。时间安排: 1) 2010 年 6 月 8 日,教师讲解,查阅相关资料,学习设计原理。2) 2010 年 6 月 2529 日, 在鉴主15楼通信实验室(3)进行设计、制
3、作及调试。3) 2010 年 7 月 3 日上交课程设计成果及报告,同时进行答辩。指导教师签名: 年 月 日系主任(或责任教师)签名: 年 月 日课设答疑地点:鉴主13楼电子科学与技术实验室。 目 录摘要I1 数字钟的构成11.1方案设计2 2 数字钟单元电路的设计32.1 振荡器电路设计.3 2.2 时间计数单元设计52.2.1 集成异步计数器74LS90.52.2.2 用74LS90构成秒和分计数器电路62.2.3 用74LS90构成时计数器电路72.2.4 时间计数单元总电路82.3 译码显示单元电路设计92.3.1 译码器74LS48 92.3.2 显示器LG5011AH112.3.3
4、 译码显示电路132.4 校时单元电路设计153 数字钟的实现电路及其工作原理164 电路的安装与调试174.1 Multisim11.0特点17 4.2数字钟的仿真完整电路图.195 电路的安装与调试20 5.1安装与调试步骤20 5.2实物图216课程设计心得体会.22参考文献.23附录1.24摘 要数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用。数字电子钟,从原理上讲是一种典型的数字电路,其中包括了组合逻辑电路和时序电路。数字电子钟有以下几部分组成:振荡器,分频器,60进制的秒、分计时器
5、和24进制计时计数器,秒、分、时的译码显示部分及校正电路等。采用74LS系列(双列直插式)中小规模集成芯片进行硬件的焊接。关键词:数字钟 振荡器 计数器 译码驱动 1 数字钟的构成 数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路。主要由振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,通常使用石英晶体震荡器,然后经过分频器输出标准秒脉冲,或者由555构成的多谐振荡器来直接产生1HZ的脉冲信号。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。
6、由于计数的起始时间不可能与标准时间一致,故需要在电路上加一个校时电路,当计时出现误差时,可以用校时电路校时、校分。如图 1-1所示为数字钟电路系统的组成框图。时显示器分显示器秒显示器时译码器分译码器秒译码器时计数器分计数器秒计数器校时电路振荡器分频器图1-1数字钟电路系统的组成框图振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度,一般来说,振荡器的频率越高,计时精度越高。通常选用石英晶体构成振荡器电路构成振荡器。也可以由555定时器组成。 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器、分个位和分十位
7、计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器。 译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态,并且为保证数码管正常工作提供足够的工作电流。 显示电路的组成主要是数码管,数码管由7个发光二极管组成,行成一个日字形,它门可以共阴极,也可以共阳极,本设计中为共阴极七段显示LED数码管。当重新接通电源或走时出现误差时都需要对时间进行校正,所以数字钟应具有分校正和时校正功能。对校时电路的要求是:在小时校正时不影响分和秒的正常计数;在分校正时不影响秒和小时的正常计数。1.1方案设计 方案一:用各种门电路直接搭接数字钟电路,但此种方案花时间较多,所需元
8、件众多,电路复杂。 方案二:用计数器74LS90以及译码器74LS48等芯片组成电路,所需连线较第一种简单很多,很容易实现。 方案三:用单片机实现计数及显示等,这种方案简单明了,只需要写好程序就可以,很容易达到任务要求。但单片机对个人能力要求较高,需要系统的学习。综上,由于本人还没有学单片机所以决定采用第二种方案。2 数字钟单元电路的设计 2.1振荡器电路设计 图2-1 用555定时器组成振荡器的电路多谐振荡器是一种能产生矩形波的自激振荡器,也称矩形波发生器。“多谐”指矩形波中除了基波成分外,还含有丰富的高次谐波成分。多谐振荡器没有稳态,只有两个暂稳态。在工作时,电路的状态在这两个暂稳态之间自
9、动地交替变换,由此产生矩形波脉冲信号,常用作脉冲信号源及时序电路中的时钟信号。 一、用555定时器构成的多谐振荡器1.电路组成:用555定时器构成的多谐振荡器电路如图6-11(a)所示:图中电容C、电阻R1和R2作为振荡器的定时元件,决定着输出矩形波正、负脉冲的宽度。定时器的触发输入端(2脚)和阀值输入端(6脚)与电容相连;集电极开路输出端(7脚)接R1、R2相连处,用以控制电容C的充、放电;外界控制输入端(5脚)通过0.01uF电容接地。2.工作原理:多谐振荡器的工作波形如图6-11(b)所示:电路接通电源的瞬间,由于电容C来不及充电,Vc=0v,所以555定时器状态为1,输出Vo为高电平。
10、同时,集电极输出端(7脚)对地断开,电源Vcc对电容C充电,电路进入暂稳态I,此后,电路周而复始地产生周期性的输出脉冲。多谐振荡器两个暂稳态的维持时间取决于RC充、放电回路的参数。暂稳态的维持时间,即输出Vo的正向脉冲宽度T10.7(R1+R2)C;暂稳态的维持时间,即输出Vo的负向脉冲宽度T20.7R2C。因此,振荡周期T=T1+T2=0.7(R1+2R2)C,振荡频率f=1/T。正向脉冲宽度T1与振荡周期T之比称矩形波的占空比,由上述条件可得D=(R1+R2)/(R1+2R2),若使R2R1,则D1/2,即输出信号的正负向脉冲宽度相等的矩形波(方波)。二、多谐振荡器应用举例:1.模拟声响发
11、生器:将两个多谐振荡器连接起来,前一个振荡器的输出接到后一个振荡器的复位端,后一个振荡器的输出接到扬声器上。这样,只有当前一个振荡器输出高电平时,才驱动后一个振荡器振荡,扬声器发声;而前一个振荡器输出低电平时,导致后面振荡器复位并停止震荡,此时扬声器无音频输出。因此从扬声器中听到间歇式的呜.呜声响。2.电压频率转换器:由555定时器构成的多谐振荡器中,若定时器控制输入端(5脚)不经电容接地,而是外加一个可变的电压源,则通过调节该电压源的值,可以改变定时器触发电位和阀值电位的大小。外加电压越大,振荡器输出脉冲周期越大,即频率越低;外加电压越小,振荡器输出脉冲周期越小,即频率越高。这样,多谐振荡器
12、就实现了将输入电压大小转换成输出频率高低的电压频率转换器的功能。2.2时间计数单元设计时间计数单元由时计数、分计数和秒计数等几个部分组成。时计数单元为24数器计数,其输出为两位8421BCD码形式,分计数和秒计数单元为60进制计数器,其输出也为8421BCD码。本实验采取了用两块74LS90芯片进行级联来产生60进制和24进制计数器。2.2.1集成异步计数器74LS9074LS90是异步二五十进制加法计数器,它既可以作二进制加法计数器,又可以作五进制和十进制加法计数器。如图2-2为74LS90引脚图,表2.1为74LS90的功能表。1 2 3 4 5 6 7INA NC QA QD GND Q
13、B QC INB R01 R02 NC Vcc R91 R92 74LS9014 13 12 11 10 9 8图2-2 74LS90引脚图表2-1 74LS90的功能表输 入输 出功 能清 0置 9时 钟QD QCQBQAR01、R02R91、R92INA INB 1100 0000清 00011 1001置 90 00 0 1QA 输 出二进制计数1 QDQCQB输出五进制计数 QAQDQCQBQA输出8421BCD码十进制计数QD QAQDQCQB输出5421BCD码十进制计数1 1不 变保 持通过不同的连接方式,74LS90可以实现四种不同的逻辑功能,而且还可借助R01、R02对计数器
14、清零,借助S91、S92将计数器置9。其具体功能详述如下:(1)计数脉冲从INA输入,QA作为输出端,为二进制计数器。(2)计数脉冲从INB输入,QDQCQB作为输出端,为异步五进制加法计数器。(3)若将INB和QA相连,计数脉冲由INA输入,QD、QC、QB、QA作为输出端,则构成异步8421码十进制加法计数器。(4)若将INA与QD相连,计数脉冲由INB输入,QA、QD、QC、QB作为输出端,则构成异步5421码十进制加法计数器。(5)清零、置9功能。a) 异步清零 当R01、R02均为“1”,S91、S92中有“0”时,实现异步清零功能,即QDQCQBQA0000。b) 置9功能当S91
15、、S92均为“1”;R01、R02中有“0”时,实现置9功能,即QDQCQBQA1001。2.2.2 用74LS90构成秒和分计数器电路秒个位计数单元为10计数器,无需进制转换,只需将QA与INB相连即可。INA与1HZ秒输入信号相连,QD可作为进位信号与十位计数单元的INA相连。秒十位计数单元为6进制计数器,需要进制转换。将10进制计数器转换为6进制计数器的电路连接方法为:将QB ,QC分别与两个清零端R01,R02相连接。QC可作为进位信号与分个位的计数单元的INA相连,如图2-3所示。图2-3 秒和分计数器的连接电路图分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同,也
16、是分个位计数单元的QD作为进位信号与分十位计数单元的INA相连,分十位计数单元的QC作为进位信号应与时个位计数单元的INB相连。秒十位计数单元为6进制计数器,需要进制转换,将10进制计数器转换为6进制计数器的电路连接方法为:将QB ,QC分别与两个清零端R01,R02相连接。 2.2.3用74LS90构成时计数器电路时个位计数单元电路结构仍与秒个位计数单元相同,但是要求整个时计数单元应为24进制计数器,所以在两块74LS90构成的100进制中截取24,就得在24的时候进行异步清零。清零方法为:将两片74LS90的两个清零端R01和R02分别连接起来,再将时个位的QB 与R01相连,将时十位的Q
17、C 与R02相连接。如图2-4所示电路 图2-4 时计数器连接电路图2.2.4 时间计数单元总电路如图2-5所示电路为数字钟的时间计数单元电路连接图,从图中可以看出,所有的置9端及接地端都接地,所有74LS90的VCC都接上电源。图2-5 数字钟的时间计数单元电路连接图2.3译码显示单元电路设计 计数器实现了对时间的累计以8421BCD码形式输出,译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态,并且为七段数码管的正常工作提供足够的工作电流。译码器是一个多输入、多输出的组合逻辑电路。它的工作是把给定的代码进行“翻译”,变成相应的状态,使输出通道中相应的一路有信号输出。译码器
18、在数字系统中有广泛的用途,不仅用于代码的转换、终端的数字显示,还用于数字分配,存储器寻址和组合控制信号等。译码器可以分为通用译码器和显示译码器两大类。用于驱动LED七段数码显示常用的有74LS48。2.3.1译码器74LS4874LS48是BCD-7段译码器/驱动器,其输出是OC门输出且高电平有效,专用于驱动LED七段共阴极显示数码管。其功能是把输入的8421BCD码ABCD译成七段输出a-g,再由七段数码管显示相应的数。由74LS48和LED七段共阴极数码管组成一位数码显示电路。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端,便可进行不同数字显示。在译码器输出与数码
19、管之间串联的R为限流电阻。当数字钟的计数器在CP脉冲的作用下,就应将其状态显示成清晰的数字符号, 74LS48的管脚如图2-6。在管脚图中,管脚LT、RBI、BI/RBO都是低电平是起作用,作用分别为:LT为灯测检查,用LT可检查七段显示器个字段是否能正常被点燃。BI是灭灯输入,可以使显示灯熄灭。RBI是灭零输入,可以按照需要将显示的零予以熄灭。BI/RBO是共用输出端,RBO称为灭零输出端,可以配合灭零输出端RBI,在多位十进制数表示时,把多余零位熄灭掉,以提高视图的清晰度。Vcc f g a b c d e B C LT BI/RBO RBI D A GND1 2 3 4 5 6 7 81
20、6 15 14 13 12 11 10 974LS48图2-6 74LS48 的管脚图74LS48的功能:74LS48的功能表如下表所示:表2-2 74LS48 BCD七段译码驱动器功能表74LS48引脚功能-七段译码驱动器功能表十进制数输 入BT/RB0输 出LTRBIABCDabcdefg0H/0000H11111111H/0001H01100002H/0010H11011013H/0011H11110014H/0100H01100115H/0101H10110116H/0110H00111117H/0111H11100008H/1000H11111119H/1001H1110011(1)
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