自动布局布线.ppt

《自动布局布线.ppt》由会员分享，可在线阅读，更多相关《自动布局布线.ppt（83页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、自动布局布线自动布局布线典型流程典型流程系统功能 不满足系统规划满足 功能 不正确系统结构不合理 时序 不满足动态仿真正确 功能正确典型流程典型流程功 能 要 求系统建模（Matlab等）电路仿真手工设计版图后仿真满足满足不满足不满足行为设计（Verilog/VHDL）行为仿真时序仿真版图自动布局、布线流片、封装、测试不满足满足满足不满足不满足 后仿真综合、优化网表满足流片、封装、测试功能要求系统建模MatlabModelsim,Questasim,Muxplus IIDesign CompilerAstro，Encounter数字数字VLSI 流程流程MatlabSpectreVirtuos

2、o,lakerCalibre模拟模拟IC 流程流程主要内容主要内容n自动布局布线基本概念自动布局布线基本概念n自动布局布线工具介绍自动布局布线工具介绍nAstro布局布线流程布局布线流程assign mux_out=!mux_control&mux_in1|mux_control&mux_in2|mux_in1&mux_in2;/assign mux_out=mux_control?mux_in1:mux_in2;翻译翻译映射映射setup/holdn建立（建立（setup）时间是指触发器的时钟信号上）时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。升沿到来以前，数据稳定不变的时间

3、。n保持（保持（hold）时间是指触发器的时钟信号上升）时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。沿到来以后，数据稳定不变的时间。n裕度（裕度（slack）：是时序要求与实际时序之间）：是时序要求与实际时序之间的差值，反映了时序是否满足要求。裕度为正，的差值，反映了时序是否满足要求。裕度为正，满足要求；反之不满足。满足要求；反之不满足。裕度要求的时间裕度要求的时间-实际的时间实际的时间dataclk自动布局布线基本概念自动布局布线基本概念n版图，版图，GDS，GDS II（Graphic Data System）,用来控制集成电路光掩膜绘制用来控制集成电路光掩膜绘制。n自动布

4、局自动布局+自动布线自动布线=画完版图画完版图网表文件网表文件nFAHDLX U1_5(.A(A5),.B(B5),.CI(carry_5_),.CO(carry_6_),.S(SUM5);n FAHDLX U1_4(.A(A4),.B(B4),.CI(carry_4_),.CO(carry_5_),.S(SUM4);nFAHDLX U1_3(.A(A3),.B(B3),.CI(carry_3_),.CO(carry_4_),.S(SUM3);nAND2HDLX U1(.A(A0),.B(B0),.Z(carry_1_);XOR2HDLX U2(.A(B0),.B(A0),.Z(SUM0);自

5、动布局布线工具自动布局布线工具Astro介绍介绍Astro是是Synopsys公司开发的一种基于标准单公司开发的一种基于标准单元的版图自动生成工具，通过调用标准单元库中元的版图自动生成工具，通过调用标准单元库中的门单元进行自动布局布线完成版图设计，其前的门单元进行自动布局布线完成版图设计，其前身是身是Avanti公司（公司（2002年被年被Synopsys公司收购）公司收购）的的Apollo。2007年以后软件叫年以后软件叫ICC。Astro特点特点nAstro能够使设计得到更快收敛。能够使设计得到更快收敛。nAstro强调设计过程中的超深亚微米效应，在整个设强调设计过程中的超深亚微米效应，在

6、整个设计过程中考虑了所有的物理效应。计过程中考虑了所有的物理效应。n具有很好的时钟树综合机制，能够提高时钟频率，完具有很好的时钟树综合机制，能够提高时钟频率，完成高性能电路的设计。成高性能电路的设计。n通过布局控制和早期对时序和拥塞的预估，可以提高通过布局控制和早期对时序和拥塞的预估，可以提高产品率。产品率。n能够通过遵循最新、最先进的制造工艺规则来提高设能够通过遵循最新、最先进的制造工艺规则来提高设计的可靠性。能自动处理天线效应修复、孔优化、金计的可靠性。能自动处理天线效应修复、孔优化、金属填充物添加、宽铝开槽等。属填充物添加、宽铝开槽等。n高性能的算法及分布式的布线能力大大缩短了设计周高性

7、能的算法及分布式的布线能力大大缩短了设计周期。期。自动布局布线流程自动布局布线流程参考库参考库时序约束文件时序约束文件IO管脚排列文件管脚排列文件工艺文件工艺文件门级网表门级网表数据输入数据输入布局规划布局规划布局布局时钟综合时钟综合布线布线静态时序分析，后仿真静态时序分析，后仿真DRC、LVS流片流片数据输入数据输入n工艺库文件工艺库文件-是是Foundry或或IP提供商提供的各提供商提供的各种库（标准单元库、种库（标准单元库、IO库、库、SRAM库和库和IP库）库）和工艺文件和工艺文件。网站下载网站下载n设计文件设计文件网表文件（网表文件（DC综合得到）和时序综合得到）和时序约束文件约束文

8、件(SDC格式，格式，DC综合得到综合得到)。n管脚排列文件（管脚排列文件（TDF格式）格式）-手动编写。手动编写。IO管脚排列文件管脚排列文件 n定义芯片的定义芯片的IO管脚顺序之外，还要插入一些特管脚顺序之外，还要插入一些特殊的殊的IO单元，如各种类型的电源单元，如各种类型的电源IO、地、地IO和和Corner IO。n/插入给插入给Core供电的电源供电的电源IO（PVDD1W）和地）和地IO（PVSS1W）ninsertPad VDD PVDD1W VDD VDDninsertPad VSS PVSS1W VSS VSSn/插入给插入给IO供电的电源供电的电源IO（PVDD2W）和地）

9、和地IO（PVSS2W）ndbCreateCellInst(geGetEditCell)PVDD2W VDD33 0 No(0 0)design_inndbCreateCellInst(geGetEditCell)PVSS2W VSS33 0 No(0 0)design_inn/插入插入Corner ndbCreateCellInst(geGetEditCell)PCORNERW CORNER1 0 No(0 0)design_inn/卸载原来的卸载原来的IO顺序定义顺序定义ntdfPurgePadConstrn/定义四个定义四个Corner IO的位置的位置npad CORNER1 Bott

10、omn/定义芯片下面一排定义芯片下面一排IO管脚位置顺序，从左到右依次定义管脚位置顺序，从左到右依次定义npad PLBI18N_HostAddr7 bottom 1n.n/定义芯片右面一排定义芯片右面一排IO管脚顺序，从下到上依次定义管脚顺序，从下到上依次定义npad PLBI16N_TestMode0 right 1n.工具启动工具启动nsource/opt/demo/synopsys.envnastro_shell&工具界面工具界面命令输入创建设计库创建设计库 ncmCreateLibnsetFormField Create Library Library Name 设计库名设计库名ns

11、etFormField Create Library Technology File Name 工艺文件名称工艺文件名称nsetFormField Create Library Set Case Sensitive 1nformOK Create Library创建设计库创建设计库 设计文件导入设计文件导入设计文件导入设计文件导入nauVerilogToCellnsetFormField Verilog To Cell Library Name 设计库名设计库名nsetFormField Verilog To Cell Verilog File Name Verilog网表文件名网表文件名ns

12、etFormField Verilog To Cell Output Cell Name 输出的设计单元名输出的设计单元名nsetFormField Verilog To Cell Top Module Name Verilog网表文件中网表文件中最顶层的模块名最顶层的模块名nformButton Verilog To Cell refLibOptionsnsetFormField Verilog To Cell Reference Library 参考库参考库1nformButton Verilog To Cell addnsetFormField Verilog To Cell Refer

13、ence Library 参考库参考库2nformButton Verilog To Cell addnsubFormHide Verilog To Cell 2nformButton Verilog To Cell globalNetOptionsnsetFormField Verilog To Cell Net Name VDDnsetFormField Verilog To Cell Port Pattern VDDnformButton Verilog To Cell applynsetFormField Verilog To Cell Net Name VSSnsetFormFiel

14、d Verilog To Cell Port Pattern VSSnformButton Verilog To Cell applynsubFormHide Verilog To Cell 1nformOK Verilog To Cell“打开设计单元（打开设计单元（Cell）ngeOpenCell /打开设计单元打开设计单元nsetFormField Open Cell Cell Na me design_in nformOK Open Cell布局规划布局规划 布局规划主要是确定芯片的尺寸、模块的位置、布局规划主要是确定芯片的尺寸、模块的位置、标准单元的排列形式、标准单元的排列形式、IO

15、单元及宏单元的位置单元及宏单元的位置放置、电源和地线的分布等。放置、电源和地线的分布等。布局规划布局规划流程流程 整体规划整体规划电源电源/底线底线规划规划加加Pad Filler 1.装载装载IO管脚排列文件管脚排列文件 2.芯片面积、标准单元布局方式的选择芯片面积、标准单元布局方式的选择 3.宏单元放置宏单元放置 1.将标准单元、将标准单元、IO单元和宏单元的电源、单元和宏单元的电源、地端口与电源线、地线相连。地端口与电源线、地线相连。2.在核在核(Core)和和IO单元之间加入电源单元之间加入电源/地地环环(ring)。加布局障碍加布局障碍 3.加加Strap。4.将芯片的将芯片的Rin

16、g连接到电源连接到电源/地地IO的电源、的电源、地端口。地端口。整体规划整体规划装载装载IO管脚排列文件管脚排列文件 naxgLoadTDFnsetFormField Load TDF File Cell Name design_innsetFormField Load TDF File TDF File Name./data/iocons.tdfnformOK Load TDF File整体规划整体规划标准单元布局标准单元布局n芯片面积受两方面因素决定，一个是芯片面积受两方面因素决定，一个是IO单元的单元的个数，另一个是标准单元和宏单元（个数，另一个是标准单元和宏单元（SRAM和和IP）的数

17、量。）的数量。npad限制的设计限制的设计(pad Limited Design)。ncore限制的设计限制的设计(core Limited Design)。整体规划整体规划标准单元布局标准单元布局IO PADCoreCorner整体规划整体规划标准单元布局标准单元布局在设计窗口中选择在设计窗口中选择Design Setup-setup floorplan 整体规划整体规划标准单元布局标准单元布局naxgPlannernsetFormField Floor Planning Row/Core Ratio 1nsetFormField Floor Planning Double Back 1ns

18、etFormField Floor Planning Start from first row 1nsetFormField Floor Planning Flip first row 1nsetFormField Floor Planning Core To Left 100nsetFormField Floor Planning Core To Bottom 100nsetFormField Floor Planning Core To Right 100nsetFormField Floor Planning Core To Top 100nformOK Floor Planning整体

19、规划整体规划宏单元放置宏单元放置n宏单元的放置一般通过手工进行。宏单元的放置一般通过手工进行。n单机选中相应的宏单元，然后选择设计窗口中单机选中相应的宏单元，然后选择设计窗口中的的Modify整体规划整体规划宏单元放置宏单元放置ngePointSelect/选中宏单元选中宏单元naddPoint 1(699.105000 3040.105000)ngeMove/移动移动nsetFormField Move Snap YnaddPoint 1(638.390000 2964.210000)/坐标点坐标点naddPoint 1(638.390000 783.560000)nsetFormField

20、 Move Snap XnaddPoint 1(709.225000 884.750000)naddPoint 1(1017.855000 884.750000)nformCancel Move电源地线规划电源地线规划电源电源/地线网络分布在整个芯片，为设计的每一地线网络分布在整个芯片，为设计的每一个单元提供稳定的电压，它的设计的好坏直接关个单元提供稳定的电压，它的设计的好坏直接关系到芯片的性能。一个完整的电源系到芯片的性能。一个完整的电源/地网络的设地网络的设计应该包括电压降（计应该包括电压降（lR Drop）和电迁移）和电迁移（EM，Electromigration）的考虑。）的考虑。电源

21、地线规划电源地线规划n将标准单元、将标准单元、IO单元和宏单元和宏单元的电源、地端口与电源单元的电源、地端口与电源线、地线相连。在设计窗口线、地线相连。在设计窗口中选择中选择Pre Route-Connect Ports to P/G电源地线规划电源地线规划naprPGConnect /将标准单元、IO单元和宏单元的电源端口与电源线相连nsetFormField Connect/Disconnect PG Net Name VDDnsetFormField Connect/Disconnect PG Port Pattern VDDnformOK Connect/Disconnect PGna

22、prPGConnect /将标准单元、IO单元和宏单元的地端口与地线相连nsetFormField Connect/Disconnect PG Net Name GNDnsetFormField Connect/Disconnect PG Port Pattern GNDnsetFormField Connect/Disconnect PG Net Type GroundnformOK Connect/Disconnect PG电源地线规划电源地线规划在在核核（Core）和和IO单单元元之之间间加加入入电电源源/地地环环（ring），它它是是连连接接内内部部电电源源/地地和和电电源源/地地IO

23、的的纽纽带带。电电源源/地地环环上上的的电电流流是是最最大大的的，因因此此它它的的线线宽宽也也最最大大。在在 设设 计计 窗窗 口口 中中 选选 择择PreRoute-Rectangular 电源地线规划电源地线规划naxgCreateRectangularRingsnsetFormField Create Rectangular Rings Net Name(s)VDD,VSSnsetFormField Create Rectangular Rings Left 2nsetFormField Create Rectangular Rings Right 2nsetFormField Crea

24、te Rectangular Rings Bottom 2nsetFormField Create Rectangular Rings Top 2nsetFormField Create Rectangular Rings L-Width 15nsetFormField Create Rectangular Rings R-Width 15nsetFormField Create Rectangular Rings B-Width 15nsetFormField Create Rectangular Rings T-Width 15nsetFormField Create Rectangula

25、r Rings L-Layer 66nsetFormField Create Rectangular Rings R-Layer 66nsetFormField Create Rectangular Rings B-Layer 66nsetFormField Create Rectangular Rings T-Layer 66nformOk Create Rectangular Rings电源地线规划电源地线规划加加Strap。为为了了减减小小到到达达晶晶体体管管上上的的电电压压降降，除除了了在在芯芯片片的的周周围围加加环环外外，还还应应加加一一些些较较宽宽的的垂垂直直贯贯穿穿于于整整个个芯

26、芯片片的的Strap。在在设设计计窗窗口口中中选择选择Pre Route-Straps。Strap加加Pad Filler n加加Pad Filler是为了填充是为了填充IO单元与单元与IO单元之间单元之间的间隙，使的间隙，使IO连在一起。在设计窗口中选择连在一起。在设计窗口中选择PostPlace-Add Pad Fillers n在在Filler栏填写栏填写Filler单元名称时要单元名称时要注意填写顺序，要注意填写顺序，要求宽度大的填在前求宽度大的填在前面。面。加加Pad Filler naxgAddPadFillernsetFormField Add Pad Filler Filler

27、 PFILL50W,PFILL22W,PFILL20W,PFILL10W,PFILL5W,PFILL2W,PFILL1W,PFILL01W,PFILL001WnsetFormField Add Pad Filler Overlap Filler PFILL01W,PFILL001WnsetFormField Add Pad Filler Filler Name Identifier(optional)fill_padnformOK Add Pad Filler加布局障碍加布局障碍 n在每个宏单元四在每个宏单元四周添加布局障碍周添加布局障碍便于留出足够的便于留出足够的布线空间给宏单布线空间给宏单

28、元的端口布线。元的端口布线。在设计窗口中选在设计窗口中选择择PrePlace-Create Hard Blockage。加布局障碍加布局障碍 布局障碍布局障碍布局布局n布局布局(Placement)是确定设计中每个标准单元是确定设计中每个标准单元位置的过程。一个合理的布局要求每个标准单位置的过程。一个合理的布局要求每个标准单元都放在有效的位置上，并且标准单元间没有元都放在有效的位置上，并且标准单元间没有重叠。布局的好坏不仅影响了芯片的面积，而重叠。布局的好坏不仅影响了芯片的面积，而且对芯片的性能、布通率及整个后端设计的时且对芯片的性能、布通率及整个后端设计的时间也有很大的影响。间也有很大的影响

29、。布局流程布局流程装装 载载 时时 序序 约约 束束 文文 件件（Load SDC）时时 序序 设设 置置（Timing Setup）布布 局局 选选 项项 设设 置置（Set Placememt Optiom）预预布布局局（Pre Place）布布局局（In Place）布布 局局 后后 的的 第第 一一 次次 优优 化化（Post Place）布局流程布局流程装载时序约束文件装载时序约束文件n时序约束文件（时序约束文件（.sdc）主要定义了芯片的工作）主要定义了芯片的工作时钟频率，时钟歪斜，抖动等，以及输入输出时钟频率，时钟歪斜，抖动等，以及输入输出延时，输入输出端的驱动能力。延时，输入输

30、出端的驱动能力。布局流程布局流程装载时序约束文件装载时序约束文件n在设计窗口中选择在设计窗口中选择Timing-Load SDC，在弹，在弹出的窗口中选择要读入的时序约束文件，其他出的窗口中选择要读入的时序约束文件，其他选项缺省，相应的脚本文件为：选项缺省，相应的脚本文件为：ataLoadSDCsetFormField Load SDC File SDC File Name“dacpad.sdcformOK Load SDC File布局流程布局流程时序设置时序设置 n在设计窗口中选择在设计窗口中选择Timing-Timing Setup，在弹出的窗口中进行用于静态时序分析的选项在弹出的窗口中

31、进行用于静态时序分析的选项设置。设置。布局流程布局流程时序设置时序设置 n其脚本为：其脚本为：natTimingSetupnatTimingSetupGoto OptimizationnatCmdSetField Optimization Max Transition 80natCmdSetField Optimization Max Capacitance 80natCmdSetOptModelnatTimingSetupGoto ParasiticsnatCmdSetField Parasitic Model Operating Conditions max minnatCmdSetFie

32、ld Parasitic Model Temperature Min 0natCmdSetField Parasitic Model Temperature Max 125natCmdSetParaModelnatTimingSetupHide布局流程布局流程布局选项设置布局选项设置在设计窗口中选择在设计窗口中选择InPlace-Placement Common Options，在弹出菜单的，在弹出菜单的“Optimiaztion Mode”一栏中选择一栏中选择“Congestion”和和“Timing”，表示选，表示选用时序和拥塞共同用时序和拥塞共同驱动的布局。其他驱动的布局。其他选项可以缺

33、省。选项可以缺省。n相应脚本为：相应脚本为：nastPlaceOptionsnsetFormField AstroPlace Options Timing Driven 1nsetToggleField AstroPlace Options No Cells Under Mx M3 1nformOK AstroPlace Options布局流程布局流程布局选项设置布局选项设置n预布局阶段主要是对高扇出网线进行优化。在预布局阶段主要是对高扇出网线进行优化。在设计窗口中选择设计窗口中选择InPlace-Auto Place，然后，然后在弹出窗口的在弹出窗口的“Stage”一栏选择一栏选择“Pre-

34、place”，并点击菜单中的并点击菜单中的“Detail Options”按钮，菜单按钮，菜单将加长，在将加长，在“Pre-Place optimization”一栏中一栏中选择选择“Cell Down Size”，其他选项缺省，其他选项缺省 布局流程布局流程预布局及时序分析预布局及时序分析n预布局完成后，进行静态时序分析，在设计窗预布局完成后，进行静态时序分析，在设计窗口中选择口中选择Timing-Timing Report,选择窗口中选择窗口中的的“Max Trans”、“Max Cap”、“Show Historgram”选项，表示在时序分析报告中除选项，表示在时序分析报告中除了报告建立

35、时间的最糟糕的一条路径延时和维了报告建立时间的最糟糕的一条路径延时和维持时间的最糟糕的一条路径延时值外，还报告持时间的最糟糕的一条路径延时值外，还报告违反最大跳变时间（违反最大跳变时间（Max transition）和最大）和最大负载电容（负载电容（Max capacitance）的门单元，其）的门单元，其余选项缺省。余选项缺省。布局流程布局流程预布局及时序分析预布局及时序分析布局流程布局流程预布局及时序分析预布局及时序分析nastAutoPlace /预布局预布局nsetFormField Auto Place In Place Optimization 0nsetFormField Aut

36、o Place Post Place Optimization 0nformButton Auto Place detailOptionnsetFormField Auto Place Cell Down Size 1nformOK Auto Place布局流程布局流程预布局及时序分析预布局及时序分析nastReportTiming /预布局后的时序分析预布局后的时序分析nsetFormField Report Timing Report Max Trans 1nsetFormField Report Timing Report Max Cap 1nsetFormField Report Ti

37、ming Print Histogram 1nsetFormField Report Timing Output To FilensetFormField Report Timing File Name preplace.timingnformOK Report Timing布局流程布局流程预布局及时序分析预布局及时序分析n布局阶段用来实现标准单元的位置放置。在设计窗口中选择布局阶段用来实现标准单元的位置放置。在设计窗口中选择InPlace-Auto Place，然后在弹出窗口的，然后在弹出窗口的“Stage”一栏选择一栏选择“In-Pace”，在，在“Placer Options”一栏选择一

38、栏选择“Prevent Crosstalk”，其，其余选项缺省。脚本为：余选项缺省。脚本为：nastAutoPlace nsetFormField Auto Place In Place Optimization 1nsetFormField Auto Place Pre Place Optimization 0nsetFormField Auto Place Place Prevent Xtalk 1nformOK Auto Place n局完成后，同样还要进行静态时序分析，分析是否存在违反建立局完成后，同样还要进行静态时序分析，分析是否存在违反建立时间（时间（Setup time）的关键路

39、径，如果存在违反的话，检查时序）的关键路径，如果存在违反的话，检查时序约束文件、时序设置或布局规划是否存在问题。约束文件、时序设置或布局规划是否存在问题。布局流程布局流程布局及时序分析布局及时序分析n在在Astro的帮助文档中称布局后第一次时序优化为的帮助文档中称布局后第一次时序优化为PP1。在设计窗。在设计窗口中选择口中选择InPlace-Auto Place，然后在弹出窗口的，然后在弹出窗口的“Stage”一栏一栏选择选择“Post-Pace”，在在“Post-Placer Options”一栏选择一栏选择“Prevent Crosstalk”，其余选项缺省。，其余选项缺省。脚本如下：脚本

40、如下：astAutoPlacensetFormField Auto Place In Place Optimization 0nsetFormField Auto Place Post Place Optimization 1nsetFormField Auto Place Use Global Route 1nsetFormField Auto Place Opt Prevent Xtalk 1nformOK Auto Place n保证不能存在违反建立时间的路径，但可以存在违反维持时间保证不能存在违反建立时间的路径，但可以存在违反维持时间（Hold time）的路径。）的路径。布局流程布局

41、流程布局后第一次优化布局后第一次优化n时钟树综合的主要目的是减小时钟偏差。时钟树综合的主要目的是减小时钟偏差。n时钟偏差是指从时钟源点（时钟偏差是指从时钟源点（Source）到各时）到各时钟汇点（钟汇点（Sink）的最大延时时间的差值。）的最大延时时间的差值。时钟树综合时钟树综合n时钟树综合发生在布局之后布线之前，这时每时钟树综合发生在布局之后布线之前，这时每个单元的位置都确定下来，电源个单元的位置都确定下来，电源/地已预布线，地已预布线，关键时序路径上的单元也已被优化，不存在建关键时序路径上的单元也已被优化，不存在建立时间上的时序违反，但是还没有在时钟网络立时间上的时序违反，但是还没有在时钟

42、网络中插入时钟缓冲器中插入时钟缓冲器。时钟树综合时钟树综合n时钟树综合前，首先要设置时钟树选项。这些时钟树综合前，首先要设置时钟树选项。这些选项包括环境选项包括环境(最好、最坏及典型最好、最坏及典型)、时钟偏差、时钟偏差类型类型(全局时钟偏差、局部时钟偏差及有用时全局时钟偏差、局部时钟偏差及有用时钟偏差钟偏差)、优化程度、时钟定义、时钟缓冲器、优化程度、时钟定义、时钟缓冲器及倒相器定义、时钟树结构和时钟树优化方式及倒相器定义、时钟树结构和时钟树优化方式以及目标的设置。在设计窗口中选择以及目标的设置。在设计窗口中选择Clock-Clock Common Options，在窗口中进行相，在窗口中进

43、行相关选项的设置关选项的设置。时钟树综合时钟树综合时钟选项时钟选项时钟树综合时钟树综合时钟选项时钟选项n相应脚本如下：相应脚本如下：nastClockOptions /时钟树选项设置命令时钟树选项设置命令nsetFormField Clock Common Options Clock Nets wb_ck_i /时钟定义时钟定义nsetFormField Clock Common Options Buffers/Inverters BUFCLKHD1X,BUFCLKHD2X,BUFCLKHD3X,BUFCLKHD4X,BUFCLKHD8X,BUFCLKHD12X,BUFCLKHD16X,BUF

44、CLKHD20X,BUFCLKHD30X,BUFCLKHD40X,BUFCLKHD80X,BUFCLKHDLX,INVCLKHD1X,INVCLKHD2X,INVCLKHD3X,INVCLKHD4X,INVCLKHD8X,INVCLKHD12X,INVCLKHD16X,INVCLKHD20X,INVCLKHD30X,INVCLKHD40X,INVCLKHD80X,INVCLKHDLX n/时钟缓冲器及倒相器定义时钟缓冲器及倒相器定义时钟树综合时钟树综合时钟选项时钟选项n在设计窗口中选择在设计窗口中选择Clock-Clock Tree Synthesis（图（图10-26）。相应脚本如下：）。相

45、应脚本如下：nastCTS /时钟树时钟树综合综合nformOK Clock Tree Synthesis时钟树综合时钟树综合时钟树综合时钟树综合n时钟树综合时钟树综合后，分析时后，分析时钟偏差、最钟偏差、最小插入延时小插入延时是否符合设是否符合设计要求。在计要求。在设计窗口中设计窗口中选择选择Clock-Skew analysis。时钟树综合时钟树综合时钟偏差分析时钟偏差分析n相应的脚本为：相应的脚本为：nastSkewAnalysisnsetFormField Skew Analysis Clock Names wb_clk_insetFormField Skew Analysis Out

46、put To FilensetFormField Skew Analysis File Name./clk_skew.rptnformOK Skew Analysis时钟树综合时钟树综合时钟偏差分析时钟偏差分析n时时钟钟树树综综合合之之前前，所所有有的的静静态态时时序序分分析析都都是是基基于于一一个个理理想想的的时时钟钟网网络络（时时钟钟偏偏差差为为0）来来分分析析的的。时时钟钟树树综综合合后后，需需要要根根据据实实际际完完成成的的时时钟钟树树情情况况，即即需需要要考考虑虑Clock Skew后后再再次次进进行行静静态态时时序序分分析析，因因此此需需要要重重新新设设置置时时序选项。相应的脚本如

47、下：序选项。相应的脚本如下：时钟树综合时钟树综合重新时序分析重新时序分析ntcl set_propagated_clock all_clocknatTimingSetupnatTimingSetupGoto EnvironmentnatCmdSetField Set IO Clock Latency 1natCmdSetField Enable Gated Clock Checks 1natCmdSetField Enable Mixed Clock/Signal Edges 1natCmdSetEnvModelnatTimingSetupHide时钟树综合时钟树综合重新时序分析重新时序分析n

48、如果时钟树综合后的静态时序分析结果发现仍存在建立时间和维如果时钟树综合后的静态时序分析结果发现仍存在建立时间和维持时间的违反，只是违反的路径数不多而且持时间的违反，只是违反的路径数不多而且Slack值与值与0比较接近，比较接近，可以采用时钟综合后的布局优化，在可以采用时钟综合后的布局优化，在Astro的帮助文档中称这一的帮助文档中称这一次优化为次优化为PP2。在设计窗口中选择。在设计窗口中选择InPlace-Auto Place，然后，然后在弹出窗口的在弹出窗口的“Stage”一栏选择一栏选择“Post-CTS”，在，在“Optimization Tasks”一栏选择一栏选择“Fix Hold

49、”，在，在“Post-CTS Options”一栏选择一栏选择“Congestion Removal”，其余选项缺省。相应脚本如下：，其余选项缺省。相应脚本如下：nastAutoPlacensetFormField Auto Place Post Place Optimization 0nsetFormField Auto Place Post CTS Optimization 1nsetFormField Auto Place Fix Hold 1nsetFormField Auto Place Congestion Removal 1nformOK Auto Place时钟综合后的布局优化

50、及时序分析时钟综合后的布局优化及时序分析n由于布局优化以及时钟树综合使设计的网表发生了改变，主要是删除、由于布局优化以及时钟树综合使设计的网表发生了改变，主要是删除、增加、替换了单元，因此在进行布线前的电源增加、替换了单元，因此在进行布线前的电源/地线检查前首先要重新地线检查前首先要重新更新电源更新电源/地连接。地连接。n在设计窗口中选择在设计窗口中选择Pre Route-Connect Ports to P/G，按图，按图10-13重重新将标准单元的电源新将标准单元的电源/地端口与电源线地端口与电源线/地线相连。地线相连。n电源电源/地线的电连接性（地线的电连接性（LVS，layout-ve