Verilog仿真验证.ppt

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1、第第11章章Verilog仿真验证仿真验证 1/27/2023211.1 Verilog仿真方法与仿真流程仿真方法与仿真流程1/27/2023311.1 Verilog仿真方法与仿真流程仿真方法与仿真流程1/27/2023411.2 使用使用ModelSim进行仿真进行仿真 1/27/2023511.2 使用使用ModelSim进行仿真进行仿真 1.启动启动ModelSim1/27/2023611.2 使用使用ModelSim进行仿真进行仿真 2.建立仿真工程项目建立仿真工程项目1/27/2023711.2 使用使用ModelSim进行仿真进行仿真 2.建立仿真工程项目建立仿真工程项目1/27

2、/2023811.2 使用使用ModelSim进行仿真进行仿真 3.编译仿真文件编译仿真文件1/27/2023911.2 使用使用ModelSim进行仿真进行仿真 3.编译仿真文件编译仿真文件1/27/20231011.2 使用使用ModelSim进行仿真进行仿真 3.编译仿真文件编译仿真文件1/27/20231111.2 使用使用ModelSim进行仿真进行仿真 4.装载仿真模块和仿真库装载仿真模块和仿真库 1/27/2023125.执执行行仿仿真真 1/27/20231311.2 使用使用ModelSim进行仿真进行仿真 5.执行仿真执行仿真 1/27/20231411.2 使用使用Mod

3、elSim进行仿真进行仿真 5.执行仿真执行仿真 1/27/20231511.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 1.函数函数$display1/27/20231611.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 1.函数函数$display1/27/20231711.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 2.函数函数$write1/27/20231811.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 2.函数函数$write1/27/20231911.3 系统任务、系统函数和预编译语句系统任务

4、、系统函数和预编译语句 3.函数函数$strobe和和$monitor 1/27/20232011.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 4.任务任务$finish和和$stop 1/27/20232111.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 5.函数函数$time 1/27/20232211.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 6.文件系统函数和系统任务文件系统函数和系统任务1/27/20232311.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 6.文件系统函数和系统任务文件系统函数

5、和系统任务1/27/20232411.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 6.文件系统函数和系统任务文件系统函数和系统任务1/27/20232511.3 系统任务、系统函数和预编译语句系统任务、系统函数和预编译语句 6.文件系统函数和系统任务文件系统函数和系统任务define 宏定义宏定义 include 文件包含文件包含1/27/20232611.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.1 基本元件及其用法基本元件及其用法 1/27/20232711.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.1

6、基本元件及其用法基本元件及其用法 1.and、nand、or、nor、xor和xnor 2.buf与not3.bufif1、bufif0、notif1和notif0 1/27/20232811.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.1 基本元件及其用法基本元件及其用法 1/27/20232911.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.1 基本元件及其用法基本元件及其用法 1.pullup和pulldown 2.pmos、nmos、rnmos和rpmos 3.cmos和rcmos 4.tran和rtran1/27/20233

7、011.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.1 基本元件及其用法基本元件及其用法 5.tranif0、rtranif0、tranif1和rtranif1 1/27/20233111.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.1 基本元件及其用法基本元件及其用法 1/27/20233211.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.1 基本元件及其用法基本元件及其用法 1/27/20233311.4.2 用户自定义元件（用户自定义元件（UDP）1/27/20233411.4 基本元件与用户自定义

8、元件（基本元件与用户自定义元件（UDP）11.4.2 用户自定义元件（用户自定义元件（UDP）1/27/20233511.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.2 用户自定义元件（用户自定义元件（UDP）1/27/20233611.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.2 用户自定义元件（用户自定义元件（UDP）1/27/20233711.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.2 用户自定义元件（用户自定义元件（UDP）1/27/20233811.4 基本元件与用户自定义元件（基本元件与

9、用户自定义元件（UDP）11.4.2 用户自定义元件（用户自定义元件（UDP）1/27/20233911.4.2 用户自定义元件用户自定义元件（UDP）1/27/20234011.4 基本元件与用户自定义元件（基本元件与用户自定义元件（UDP）11.4.2 用户自定义元件（用户自定义元件（UDP）1/27/20234111.5 延时模型延时模型11.5.1#延时延时1/27/20234211.5 延时模型延时模型11.5.2 门延时门延时 1/27/20234311.5 延时模型延时模型11.5.3 延时说明块延时说明块 1/27/20234411.6 Verilog其他仿真语句其他仿真语句

10、11.6.1 initial语句语句 1/27/20234511.6 Verilog其他仿真语句其他仿真语句 11.6.1 initial语句语句 1/27/20234611.6 Verilog其他仿真语句其他仿真语句 11.6.2 fork-join块语句块语句 1/27/20234711.6 Verilog其他仿真语句其他仿真语句 11.6.2 fork-join块语句块语句 1/27/20234811.6 Verilog其他仿真语句其他仿真语句 11.6.2 fork-join块语句块语句 1/27/20234911.6.2 fork-join块语句块语句 1/27/20235011.6

11、 Verilog其他仿真语句其他仿真语句 11.6.2 fork-join块语句块语句 1/27/20235111.6 Verilog其他仿真语句其他仿真语句 11.6.3 wait语句语句1/27/20235211.6 Verilog其他仿真语句其他仿真语句 11.6.4 force、release语句语句 1/27/20235311.7 仿真激励信号的产生仿真激励信号的产生 1/27/20235411.7 仿真激励信号的产生仿真激励信号的产生 1.方法一方法一1/27/20235511.7 仿真激励信号的产生仿真激励信号的产生 1.方法一方法一1/27/20235611.7 仿真激励信号的

12、产生仿真激励信号的产生 1.方法一方法一1/27/20235711.7 仿真激励信号的产生仿真激励信号的产生 2.方法二方法二 1/27/20235811.8 Verilog TestBench（测试基准）（测试基准）1/27/20235911.8 Verilog TestBench（测试基准）（测试基准）1/27/20236011.9 Verilog数字系统仿真数字系统仿真 1/27/202361习习 题题11-1 简述简述Verilog仿真流程。仿真流程。11-2 试举例说明试举例说明$display、$monitor、$strobe之间的差别。之间的差别。$time与与$stime有什么

13、差别？有什么差别？11-3 试用试用UDP构建构建3选选1多路选择器。多路选择器。11-4 如何生成时钟激励信号？什么是如何生成时钟激励信号？什么是TestBench？11-5 如何使用如何使用Verilog语句生成异步复位激励信号和同步复位激励信号？语句生成异步复位激励信号和同步复位激励信号？11-6 试使用基本元件构成一位全加器。试使用基本元件构成一位全加器。11-7 试说明试说明fork-begin与与begin-end的区别。的区别。11-8 编写一个编写一个Verilog仿真用程序，产生一个仿真用程序，产生一个reset复位激励信号，要求复位激励信号，要求reset信号在仿真开始保持

14、低电平，过信号在仿真开始保持低电平，过10个时间单位后变高电平，再过个时间单位后变高电平，再过100个时间单位，恢复成低电平。个时间单位，恢复成低电平。11-9 编写一个用于仿真的时钟发生编写一个用于仿真的时钟发生Verilog程序，要求输出时钟激励信号程序，要求输出时钟激励信号clk，周期为，周期为50ns。11-10 试探索用多种方式在仿真时实现如同习题试探索用多种方式在仿真时实现如同习题11-8所描述的时钟激励信号。所描述的时钟激励信号。1/27/202362实实 验验11-1 在在ModelSim上进行上进行4位计数器仿真位计数器仿真(1)实验目的：熟悉实验目的：熟悉 ModelSim

15、的的Verilog仿真流程全过程，学习简单时序仿真流程全过程，学习简单时序电路的仿真。电路的仿真。(2)实验内容实验内容1：首先利用：首先利用 ModelSim完成完成4位计数器（例位计数器（例11-1）的文本编）的文本编辑输入辑输入(cnt4.v)和编译、仿真等步骤（除了输入程序外，其他步骤可以按和编译、仿真等步骤（除了输入程序外，其他步骤可以按照照11.2节内容进行），给出图节内容进行），给出图11-14所示的仿真波形，仿真验证此设计的功所示的仿真波形，仿真验证此设计的功能。能。(3)实验内容实验内容2：在：在 ModelSim上对上对cnt4.进行重新仿真，要求修改仿真激励，进行重新仿真

16、，要求修改仿真激励，把把d的的load值修改为值修改为4d10，观察仿真波形结果。，观察仿真波形结果。(4)实验报告：根据以上的实验内容写出实验报告，包括程序编写、软件实验报告：根据以上的实验内容写出实验报告，包括程序编写、软件编译、仿真分析和详细实验过程；给出软件应用分析报告、仿真波形图及编译、仿真分析和详细实验过程；给出软件应用分析报告、仿真波形图及其分析报告。其分析报告。(5)实验习题：如何修改实验习题：如何修改 ModelSim的设置，使得执行的设置，使得执行run，不只是，不只是100ns，更改为，更改为200ns？请查看？请查看 ModelSim帮助以获取方法。帮助以获取方法。1/

17、27/202363实实 验验11-2 在在ModelSim上进行上进行16位累加器设计仿真位累加器设计仿真(1)实验目的：熟悉实验目的：熟悉ModelSim的的Verilog仿真流程全过程，学习仿真激励产生的方仿真流程全过程，学习仿真激励产生的方法。学习简单的法。学习简单的TestBench的编写。的编写。(2)实验内容实验内容1：首先利用：首先利用ModelSim完成完成16位累加器（例位累加器（例11-28）的文本编辑输入）的文本编辑输入和编译、仿真等步骤（除了输入程序外，其他步骤可以按照和编译、仿真等步骤（除了输入程序外，其他步骤可以按照11.2节内容进行），按节内容进行），按照书上照书

18、上11.7节的方法，设计节的方法，设计16位累加器的复位和时钟激励的位累加器的复位和时钟激励的Verilog程序，并且在程序，并且在ModelSim上进行验证。上进行验证。1/27/202364实实 验验(3)实验内容实验内容2：为：为acc16设计一个设计一个TestBench，要求，要求TestBench的仿真时的仿真时间为间为2000ns；在；在100ns前完成复位，前完成复位，clk时钟激励为周期时钟激励为周期10ns，增加对，增加对acc16模块的模块的a端口的仿真激励，把端口的仿真激励，把a端口值在仿真前端口值在仿真前1000ns为为1，后，后1000ns为为5。在。在ModelSim上验证上验证 TechBench，观察仿真波形结果。，观察仿真波形结果。(4)实验内容实验内容3：修改：修改ModelSim的的wave波形观察窗中波形观察窗中c的显示格式，修改的显示格式，修改成成“模拟（模拟（Analog）”波形显示。实验报告要求同实验波形显示。实验报告要求同实验11-1。(5)实验习题：如何在实验习题：如何在acc16上添加模块，构成一个输出周期可控的波形发上添加模块，构成一个输出周期可控的波形发生器（例如正弦波发生器），如何在生器（例如正弦波发生器），如何在ModelSim上验证该设计。上验证该设计。