FPGA习题集及参考答案4177.pdf

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1、 习题集及参考答案 一、填空题 1.一般把 EDA 技术的发展分为（）个阶段。2.FPGA/CPLD 有如下设计步骤：原理图/HDL 文本输入、适配、功能仿真、综合、编程下载、硬件测试，正确的设计顺序是（）。3.在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为（）。4.设计输入完成之后，应立即对文件进行（）。5.基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。6.将硬件描述语言转化为硬件电路的过程称为（）。7.IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为（）IP。8.SOC 系统又称为（）系统。SOPC 系统又称为（）系

2、统。9.将硬核和固核作为（）IP 核，而软核作为（）IP 核。10.IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为（）。11.HDL 综合器就是逻辑综合的过程，把可综合的 VHDL/Verilog HDL 转化成硬件电路时，包含了三个过程，分别是（）、（）、（）。12.EDA 软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、（）和（）。13.按仿真电路描述级别的不同，HDL 仿真器分为（）仿真、（）仿真、（）仿真和门级仿真。14.系统仿真分为（）、（）和（）。15.（）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计

3、满足一定的语法规范，但不能保证设计功能满足期望。16.（）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。17.（）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。18.目前 Xilinx 公司生产的 FPGA 主要采用了（）配置存储器结构。19.描述测试信号的变化和测试工程的模块叫做（）。20.现代电子系统设计领域中的 EDA 采用（）的设计方法。21.有限状态机可分为（）状态机和（）状态机两类。22.Verilog HDL 中的端口类型有三类：（）、（）、输入/输出端口。23.Verilo

4、g HDL 常用两大数据类型：（）、（）。24.FPGA/CPLD 设计流程为：原理图/HDL 文本输入（）综合适配（）编程下载硬件测试。25.（）是描述数据在寄存器之间流动和处理的过程。26.连续赋值常用于数据流行为建模，常以（）为关键词。27.Verilog HDL 有两种过程赋值方式：（）和（）。28.timescale 1ns/100ps 中 1ns 代表（），100ps 代表（）。29.未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为（）。30.从互连结构上可将 PLD 分为确定型和统计型两类。确定型结构的代表是（），统计型结构代表是（）。31.CPLD 是

5、由（）的结构演变而来的。32.FPGA 的核心部分是（），由内部逻辑块矩阵和周围 I/O 接口模块组成。33.把基于电可擦除存储单元的 EEPROM 或 Flash 技术的 的在系统下载称为（），这个过程就是把编程数据写入 E2CMOS 单元阵列的过程。34.根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（）为单位将配置数据载人可编程器件：而并行配置一般以（）为单位向可编程器件载入配置数据。35.FPGA 的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及（）模式。36.可编程逻辑器件的配置方式分为（）和（）两类。37.VerilogHDL 是在（）年

6、正式推出的。38.在 verilog HDL 的 always 块本身是（）语句。39.Verilog HDL 中的 always 语句中的语句是（）语句。40.Verilog HDL 提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系统函数前都有一个标志符（）加以确认。41.Verilog HDL 很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（）的方式，将系统组装起来。42.Verilog HDL 模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能模块的测试提供信号

7、源激励、输出数据监测。43.Verilog 语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组合。44.state，State，这两个标识符是（）同。45.assign c=ab?a：b 中，若 a=3,b=2,则 c=（）;若 a=2,b=3,则 c=（）。46.在 Verilog HDL 的逻辑运算中，设 A=4b1010，则表达式A 的结果为（）47.在 Verilog HDL 的逻辑运算中，设 a=2，b=0，则 a&b 结果为（），a|b 结果为（）。48.在 Verilog HDL 的逻辑运算中，设 a=4b1010，a 1 结果是（）。二、EDA 名词解释 1.AS

8、IC，2.CPLD,3.FPGA,4.IC,5.LUT.6.PCB.7.RTL,8.FSM,9.GAL,10.ISP,11.JATG,12.PBD,13.BBD 三、选择题 1 任 Verilog HDL 的端口声明语句中，用（）关键字声明端口为双向端口 A：inout B：INOUT C：BUFFER D：buffer 2 用 Verilog HDL 的 assign 语句建模的方法一般称为（）方法。A：连续赋值 B：并行赋值 C：串行赋值 D：函数赋值 3 IP 核在 EDA 技术和开发中具有十分重要的地位，IP 是指（）。A：知识产权 B：互联网协议 C：网络地址 D：都不是 4 在 v

9、erilog HDL 的 always 块本身是（）语句 A：顺序 B：并行 C：顺序或并行 D：串行 5 在 Verilog HDL 的逻辑运算中，设 A=8b11010001,B=8b00011001,则表达式“A&B”的结果为（）A：8b00010001 B：8b11011001 C：8b11001000 D：8b00110111 6 大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是（）。A：FPGA 是基于乘积项结构的可编程逻辑器件；B：FPGA 是全称为复杂可编程逻辑器件；C：基于 SRAM 的 FPGA 器件，在每次上电后必须进行

10、一次配置；D：在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。7 下列 EDA 软件中，哪一个不具有逻辑综合功能：（）。A：ISE B：ModelSim C：Quartus II D：Synplify 8 下列标识符中，（）是不合法的标识符。A：State0 B：9moon C：Not_Ack_0 D：signal 9 关于 Verilog HDL 中的数字，请找出以下数字中最大的一个：（）。A：8b1111_1110 B：3o276 C：3d170 D：2h3E 10 大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确

11、的是（）。11 A：CPLD 是基于查找表结构的可编程逻辑器件；B：CPLD 即是现场可编程逻辑器件的英文简称；C：早期的 CPLD 是从 GAL 的结构扩展而来；D：在 Xilinx 公司生产的器件中，XC9500 系列属 CPLD 结构；12 IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为（）。A：瘦 IP B：固 IP C：胖 IP D：都不是 13 不完整的 IF 语句，其综合结果可实现（）。A：时序逻辑电路 B：组合逻辑电路 C：双向电路 D：三态控制电路 14 CPLD 的可编程是主要基

12、于什么结构（）。A：查找表（LUT）C：PAL 可编程 B：ROM 可编程 D：与或阵列可编程 15 IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为：（）A：硬 I PB：固 IP C：软 IP D：都不是；16 设 a=4b1010，b=4b0001，c=4b1xz0 则下列式子的值为 1 的是（）A：a b B：a=c C：13-a b)17 设 a=2，b=0，则下列式子中等于 X 的是（）。A：a&b B：a|b C：!a D：x&a 18 FPGA 可编程逻辑基于的可编程结构基于（）。A：LUT 结构 B：乘积项结构 C：PLD D：都不对

13、19 CPLD 可编程逻辑基于的可编程结构基于（）。A：LUT 结构 B：乘积项结构 C：PLD D：都不对 20 下列运算符优先级最高的是（）。A：！B：+C：&D：21 设 a=1b1，b=3b101，c=4b1010 则 X=a，b，c的值的等于（）A：7b1101100 B：8b 10101011 C：8b 11010101 D：8b11011010 22 将设计的系统按照 EDA 开发软件要求的某种形式表示出来，并送入计算机的过程，称 为（）。A：设计的输入 B：设计的输出 C：仿真 D：综合 23 一般把 EDA 技术的发展分为（）个阶段。A：2 B：3 C：4 D：5 24 设计

14、输入完成之后，应立即对文件进行（）。A：编译 B：编辑 C：功能仿真 D：时序仿真 25 VHDL 是在（）年正式推出的。A：1983 B：1985 C：1987 D：1989 26 Verilog HDL 是在（）年正式推出的。A：1983 B：1985 C：1987 D：1989 27 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。A：自底向上 B：自顶向下 C：积木式 D：顶层 28 在 EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件为（）。A：仿真器 B：综合器 C：适配器 D：下载器 29 在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为

15、（）。A：仿真器 B：综合器 C：适配器 D：下载器 30 逻辑器件（）属于非用户定制电路。A：逻辑门 B：PROM C：PLA D：GAL 31 可编程逻辑器件 PLD 属于（）电路。A：半用户定制 B：全用户定制 C：自动生成 D：非用户定制 32 不属于 PLD 基本结构部分的是（）。A：与门阵列 B：输入缓存 C：与非门阵列 ：或门阵列 33 任 Verilog HDL 的标识符使用字母的规则是（）。A：大小写相同 B：大小写不同 C：只允许大写 D：只允许小写 34 操作符是 Verilog HDL 预定义的函数命名，操作符是由（）字符组成的。A：1 B：2 C：3 D：13 35

16、在 Verilog HDL 模块中，task 语句类似高级语言中的（）。A：函数 B：常数 C：变量 D：子程序 36 在 Verilog HDL 模块中，函数调用时返回一个用于（）的值。A：表达式 B：输出 C：输入 D：程序包 37 Verilog HDL 中的 always 语句中的语句是（）语句。A：串行 B：顺序 C：并行 D：顺序或并行 38 嵌套的 if 语句，其综合结果可实现（）。A：条件相与的逻辑 B：条件相或的逻辑 C：条件相异或的逻辑 D：三态控制电路 39 嵌套的使用 if 语句，其综合结果可实现（）。A：带优先级且条件相与的逻辑电路 B：双向控制电路 C：三态控制电路

17、 D：条件相异或的逻辑电路 40 下列哪个 FPGA/CPLD 设计流程是正确的（）。A：原理图/HDL 文本输入-功能仿真-综合-适配-编程下载-硬件测试 B：原理图/HDL 文本输入-适配-综合-功能仿真-编程下载-硬件测试 C：原理图/HDL 文本输入-功能仿真-综合-编程下载-适配-硬件测试 D：原理图/HDL 文本输入-适配-功能仿真-综合-编程下载-硬件测试 四、简答题 1 简述 EDA 技术的发展历程？2 什么是 EDA 技术？3 在 EDA 技术中，什么是自顶向下的设计方法？4 自顶向下的设计方法有什么重要意义？5 简要说明目前现代数字系统的发展趋势是什么？6 简述现代数字系统

18、设计流程。7 简述原理图设计法设计流程。8 简述原理图设计法设计方法的优缺点。9 什么是综合？综合的步骤是什么？10 什么是基于平台的设计？现有平台分为哪几个类型？11 目前，目前数字专用集成电路的设计主要采用三种方式？各有什么特点？12 什么是 SOC 技术含义是什么？什么是 SOPC?13 SOPC 技术含义是什么？SOPC 技术和 SOC 技术的区别是什么？14 SOPC 技术是指什么？SOPC 的技术优势是什么？15 简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真，不做时序仿真，设计的正确性是否能得到保证？16 综合完成的主要工作是什么？实现（Implement）完成

19、的主要工作是什么？17 主要的 HDL 语言是哪两种？Verilog HDL 语言的特点是什么？18 简述阻塞赋值与非阻塞赋值的不同。19 简述过程赋值和连续赋值的区别。20 什么叫做 IP 核?IP 在设计中的作用是什么?21 什么是 IP 软核，它的特点是什么？22 根据有效形式将 IP 分为哪几类？根据功能方面的划分分为哪两类？23 比较基于查找表的 FPGA 和 CPLD 系统结构和性能上有何不同?24 什么是数据流级建模？什么是行为级建模？25 timescale 指令的作用是什么。26 采用 HDL 完成设计后，必须应用测试程序（testbench）对设计的正确性进行验证。测 27

20、 什么是 FPGA，CPLD？他们分别是基于什么结构的可编程逻辑结构？28 CPLD 是基于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。29 FPGA 是于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。30 PLD 器件按照编程方式不同，可以分为哪几类？31 解释编程与配置这两个概念。32 说明 FPGA 配置有哪些模式，主动配置和从动配置的主要区别是什么？33 为什么在 FPGA 构成的数字系统中要配备一个 PROM 或 E2PROM？五、程序补充完整 1 下面程序是一个 3-8 译码器的 VerilogHDL 描述，试补充完整。空（1）decoder_38(out,in)ou

21、tput7：0 out;input2：0 in;reg7：0 out 空（2）(in)begin 空（3）(in)3d0：out=8b11111110;3d1：out=8b11111101；3d2：out=8b11111011;3d3：out=8b11110111;3d4：out=8b11101111;3d5：out=8b11011111;3d6：out=8b10111111;3d7：out=8b01111111;endcase 空（4）空（5）2 下面程序 4 位计数器的 Verilog HDL 描述，试补充完整。空（1）count4(out,reset,clk)output3：0 out;

22、空（2）reset,clk;reg3：0 out;空（3）(posedge clk)空（4）if(reset)out=0;else out=out+1;end 空（5）3 下面程序描述一个时钟上升沿触发、同步复位的 D 触发器，试补充完整。空（1）dflop(d，reset，clk，q);input d，clk;input reset;空（2）q;reg q；空（3）(posedge clk)if(reset)q=0;else q=空（4）;空（5）4 用下面测试平台对 mux21u1 二选一选择器进行测试，试补充完整。空（1）1ns/100ps Module 空（2）;reg A，B；reg

23、 SEL；wire C；mux21u1(.a(A)，.b(B)，.sel(SEL)，.c(C);空（3）begin A=0;B=0;SEL=0;#10 begin A=1;B=0;SEL=0;end#10 begin A=0;B=0;SEL=1;end#10$空（4）;end 空（5）5 clock1 是周期为 20 的时钟，clock_pshift 是 clock1 相移，试补充完整。空（1）Gen_clock1(clock_pshift，clock1);output clock_pshift，clock1;reg clock1;wire clock_pshift;空（2）T=20;para

24、meter pshift=2;空（3）clock1=0;always#(T/2)clock1=clock1;空（4）#PSHIFT clock_pshift=clock1;空（5）6 下面程序描述了 8 位移位寄存器，试补充完整。空（1）shifter(空（2）,clr,dout);input din,clk,clr;output空（3）dout;reg7：0 dout;always(posedge clk)begin if(空（4）)dout=8b0;else begin dout=dout 1;dout0=din;end 空（5）endmodule 7 下面程序描述了一个数据选择器 MUX

25、，试补充完整。空（1）mux(data_in1，data_in2，sel，data_out);input data_in1，data_in2;input 1：0 sel;output data_out;always （空（2）begin case（空（3）2b00：data_out=data_in1 data_in2;2b01：data_out=data_in1|data_in2;2b10：data_out=data_in1 data_in2;2b11：data_out=data_in1;空（4）：data_out=2bxx；endcase end 空（5）8 下面程序描述了一个返回两个数中的

26、最大值的函数。试补充完整。空（1）3：0 max;空（2）3：0 a，b;begin if(空（3）)max=a;else max=b;空（4）空（5）六、程序改错 1 下面的中有 5 处错误，试找出错误并修改正确。第 1 行 module divide2(clk,clk_o,reset)第 2 行 input clk,reset;第 3 行 output clk_o;第 4 行 wire in;第 5 行 wire out;第 6 行 always(posedge clk or posedge reset)第 7 行 if(reset)第 8 行 out=0;第 9 行 else 第 10

27、行 out=in;第 11 行 assign in=out;第 12 行 assign clk_o=out;2 下面的中有 5 处错误，试找出错误并修改正确。第 1 行 module dff8(reset,d,q);第 2 行 input clk;第 3 行 input reset;第 4 行 input7：0 d;第 5 行 output q;第 6 行 reg7：0 q;第 7 行 initial (posedge clk)第 8 行 if(reset)第 9 行 q=0;第 10 行 else 第 11 行 q=0;i=i-1)第 10 行 outi=ai&bi;第 11 行 end 第

28、 12 行 always(code or a or b)第 13 行 begin 第 14 行 case(code)第 15 行 2b00：my_hand(a,b,c);第 16 行 2b01：c=a|b;第 17 行 2b10：c=a-b;第 18 行 2b11：c=a+b;第 19 行 end 第 20 行 endmodule;6 下面的中有 5 处错误，试找出错误并修改正确。第1行 module mux4_1(out,in0,in1,in2,in3,sel);第2行 input out;第3行 input in0,in1,in2,in3;第4行 input sel;第5行 reg out

29、;第6行 always()第7行 case(sel)第8行 2b01：out=in0;第9行 2b01：out=in1;第10行 2b10：out=in2;第11行 2b11：out=in3;第12行 default：out=2bx;第13行 endmodule 7 下面的中有 5 处错误，试找出错误并修改正确。第1行 module encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);第2行 output none_on;第3行 output3：0 outcode;第4行 input a,b,c,d,e,f,g,h;第5行 reg3：0 outtemp;第6

30、行 assign none_on,outcode=outtemp;第7行 always (a or b or c or d or e or f or g or h)第8行 if(h)outtemp=4b0111;第9行 else if(g)outtemp=4b0110;第10行 else if(f)outtemp=4b0101;第11行 else if(e)outtemp=4b0100;第12行 else if(d)outtemp=4b0011;第13行 else if(c)outtemp=4b0010;第14行 else if(b)outtemp=4b0001;第15行 else if(a)

31、outtemp=4b0000;第16行 else if outtemp=4b1000;第17行 end 第18行 endmodule 8 下面的中有 5 处错误，试找出错误并修改正确。第1行 module shifter();第2行 input din,clk,clr;第3行 output7：0 dout;第4行 reg7：0 dout;第5行 alway (posedge clk)第6行 if(clr)dout=8b0;第7行 else 第8行 begin 第9行 dout=dout 1;第10行 dout0=din;第11行 end 第12行 endmodule 七、程序分析与设计 1.设

32、计 7 人投票表决器，当大于等于 4 票时输出为 1，否则为 0。2.试描述一个具有循环左移和循环右移功能的 8 位串入并出移位寄存器。3.试描述一个能实现 2 倍分频功能的模块。4.试描述一个异步复位、二十进制的减法计数器。5.试描述一个带进位输入、输出的 4 位全加器，其中端口：A、B 为加数，CIN 为进位输入，S 为加和，COUT为进位输出。6.试描述一个同步置数、同步清零的 8 位加法计数器 7.分别用持续赋值和阻塞赋值方式描述的 2 选 1 多路选择器。8.用阻塞赋值方式描述移位寄存器。9.用 for 语句实现 2 个位数相乘。10.试描述 83 优先编码器。11.试描述一个异步清

33、 0、异步置 1 的 D 触发器。12.试描述一个 4 位并串转换器。13.设计一个序列检测器,用于检测串行的二进制序列,每当连续输入三个或三个以上的 1 时,序列检测器的输出为 1,其它情况下输出为 0。（1）画出状态图（2）写出实现程序。14.设计一个状态机实现在时钟 clk 的控制下检测输入的串行数据是否为“110”，画出状态转移图，并写出设计实现程序。要求：当串行数据是“101”时，flag_out=1，否则 flag_out=0。15.下图是一个含有下降沿触发的 D 触发器的时序电路，试写出此电路的 VerilogHDL 设计程序。16.根据以下原理图写出相应的 Verilog 程序

34、。DQDFFDQDFFORyoutOUTPUTxinINPUTclkINPUT 习题集解答 一、填空题 1.（3）2.()3.(适配器)4.(编译)5.(自顶向下)6.(综合)7.(软)8.(片上系统)、(可编程片上系统)9.(硬)、(软)10.(软 IP)11.(转化)、(优化)、(映射)12.（HDL 综合器）、（仿真器）、（适配器或布局、布线器）、（下载器）13.（系统级）、（行为级）、（RTL 级）14.（行为仿真）、（功能仿真）、（时序仿真）15.(行为)16.(功能)17.(时序)18.（SRAM）19.（测试平台 testbench）20.（自顶向下）21.（Mealy）、（Mo

35、ore）22.（输入端口）、（输出端口）23.（线网类型）、（寄存器类型）24.（功能仿真）、（时序仿真）25.（数据流级建模）26.（assign）27.（阻塞赋值）、（非阻塞赋值）28.（时间单位）、（时间精度）29.（片上系统 SOC）30.（CPLD、（FPGA）31.（简单 PLD）32.（逻辑单元阵列 LCA）33.（编程）34.（Bit 比特)、(Byte 字节)35.（JTAG）36.（主动配置）、（从动配置）37.（1983）38.（并行）39.（顺序）40.（$）41.（调用（也称例化）42.（功能）、（测试）43.（$）44.（不同）45.（3）、（3 ）46.（8b01

36、01）47.（0）、（1）48.（4b0101）二、EDA 名词解释 1.Application Specific Integrated Circuit，专用集成电路 2.Complex Programmable Logic Device 复杂可编程逻辑块 3.Filed Programmable Gate Array 现场可编程门阵列 4.integrated circuit 集成电路 5.look up table 查找表 6.PrintedCircuitBoard 印制电路板 7.Register Transfer Level 寄存器传输级 8.Finite State Machine

37、有限状态机 9.Generic Array Logic 可编程通用阵列逻辑 10.在系统编程 11.边界扫描测试 是一种可测试结构技术 12.Platform-Based Design 基于平台的设计方法 13.Block-Based design 基于块的设计 三、选择题 1-5 A A A B A 6-10 C B B A D 11-15 D A D C A 16-20 D A B A D 2125 A BB A 2630 B B C A A 3135 C B D D A 3639 B A A A 四、简答题 1 答：（1）二十世纪 70 年代，产生了第一代 EDA 工具。（2）到了 80

38、 年代，为了适应电子产品在规模和制作上的需要，应运出现了以计算机仿真和自动布线为核心技术的第二代 EDA 技术。（3）90 年代后，随着科学技术的发展，出现了以高级语言描述、系统级仿真和综合技术为特征的第三代EDA 技术。2 答：EDA 技术就是以计算机为工具，设计者在 EDA 软件平台上，对系统功能进行描述 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。3 答：自顶向下首先从系统设计入手，在顶层进行功能划分和结构设计，并在系统级采用仿真手段验证设计的正确性，然后再逐级设计低层的结构，实现从设计

39、、仿真、测试一体化。其方案的验证与设计、电路与PCB 设计专用集成电路设计等都由电子系统设计师借助于 EDA 工具完成。4 答：（1）基于 PLD 硬件和 EDA 工具支撑；（2）采用逐级仿真技术，以便及早发现问题修改设计方案；（3）基于网上设计技术使全球设计者设计成果共享，设计成果的再利用得到保证。（4）复杂系统的设计规模和效率大幅度提高。（5）在选择器件的类型、规模、硬件结构等方面具有更大的自由度。5 答：（1）电子设计最优化（EDO）；（2）在线可“重构”技术。6 答：设计准备、设计输入、设计处理、器件编程以及相应的功能仿真、时序仿真和器件测试三个设计验证过程。7 答：具体设计流程包括设

40、计输入、功能仿真、综合、综合后仿真、约束设置、实现、布局布线后仿真、生成配置文件与配置 FPGA 8 答：主要优点是容易实现仿真，便于信号的观察和电路的调整。原理图设计方法直观、易学。但当系统功能较复杂时，原理图输入方式效率低，它适应于不太复杂的小系统和复杂系统的综合设计。9 答：将硬件描述语言转化成硬件电路的过程叫综合。综合主要有三个步骤：转化，优化，映射。10 答：基于平台的设计方法是近几年提出的 SOC 软硬件协同设计新方法，是基于块的设计 BBD 方法的延伸，它扩展了设计重用的理念，强调系统级复用，包含了时序驱动的设计和 BBD 的各种技术，支持软硬件协同设计，提供系统级的算法和结构分析。