数字电路与逻辑设计 时序逻辑电路.pptx

《数字电路与逻辑设计 时序逻辑电路.pptx》由会员分享，可在线阅读，更多相关《数字电路与逻辑设计 时序逻辑电路.pptx（100页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、5.2 时序逻辑电路的分析方法本章小结5.6 时序逻辑电路的设计方法5.5 顺序脉冲发生器5.4 寄存器5.3 计数器5.1 概述目 录第1页/共100页例：电梯上下的动作（状态转换）及将要到达的楼层（次态）由电梯轿厢内的楼层控制盘（输入）和电梯目前位置（现态）决定。现态、次态、输入、状态转换等均是时序电路的基本概念。它说明时序电路的输出不但与现在的输入有关，而且还与以前的状态有关。与组合电路的本质区别。5.1 概述第2页/共100页5.1.1 时序逻辑电路的特点时序逻辑电路，简称时序电路，如图是它的结构示意框图。时序逻辑电路示意框图电路组成存储电路组合逻辑电路第3页/共100页1.逻辑功能特

2、点凡是任何时刻电路的稳态输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。这既可看成是时序逻辑电路的定义，也是其逻辑功能特点。2.电路组成特点时序逻辑电路的状态是由存储电路来记忆和表示的，所以从电路组成看，时序电路一定含有作为存储单元的触发器。实际上，时序电路的状态，就是依靠触发器记忆和表示的。时序电路中可以没有组合电路，但不能没有触发器。第4页/共100页5.1.2 时序电路逻辑功能表示方法 实际上，触发器也是时序电路，只不过因其功能十分简单，一般情况下仅当做基本单元电路处理。JK触发器 即使从电路组成上看，触发器也是时序电路，如同门电路也是组合电路一样。表示触发器逻辑功能的几种

3、方法，同样适用于时序电路。第5页/共100页1.逻辑表达式Y（tn）=F X（tn），Q（tn）输出方程W（tn）=G X（tn），Q（tn）驱动方程或激励方程Q（tn+1）=H W（tn），Q（tn）状态方程这些信号之间的逻辑关系可用下面三个向量函数表示：时序电路的现在输入信号时序电路的现在输出信号存储电路的现在输入存储电路的现在输出（状态变量）对于触发器而言，整个电路的现在输入信号和现在输出信号就是存储电路的现在输入信号和现在输出信号，即W（tn）=X（tn），Y（tn）=Q（tn），所以只剩下状态方程，也就是特性方程了。第6页/共100页2.状态表、状态图和时序图因为时序电路在每一时刻的

4、状态都与前一个时钟脉冲作用时电路的原状态有关，如果能把在一系列时钟信号操作下电路状态转换的全过程都找出来，那么电路的逻辑功能和工作情况便一目了然。状态表、状态图和时序图都是描述时序电路状态转换全部过程的方法，它们之间是可以相互转换的。时序电路的逻辑功能还可以用状态表、状态图和时序图等形式表示。第7页/共100页3.时序逻辑电路分类计数器寄存器移位寄存器读/写存储器顺序脉冲发生器 按逻辑功能 按触发器状态变化异步时序电路 （各个触发器无统一的时钟脉冲）同步时序电路 （各触发器受同一时钟脉冲控制）按输出信号特性米利（Mealy）型 Y（tn）=F X（tn），Q（tn）穆尔（Moore）型 Y（t

5、n）=F Q（tn）第8页/共100页5.2.1 分析步骤1.写方程式仔细观察、分析时序电路，然后再逐一写出：（1）时钟方程：各个触发器时钟信号的逻辑表达式；（2）输出方程：时序电路各个输出信号的逻辑表达式；（3）驱动方程：各个触发器输入端信号的逻辑表达式。5.2 时序逻辑电路的分析方法2.求状态方程把驱动方程代入相应触发器的特性方程，即可求出时序电路的状态方程，也就是各个触发器次态输出的逻辑表达式。第9页/共100页3.进行计算把电路输入和现态的各种可能取值，代入状态方程和输出方程进行计算，求出相应的次态和输出。（1）状态方程有效的时钟条件，凡不具备时钟条件者，方程式无效，即触发器保持原来状

6、态不变；（2）电路的现态，就是组成该电路各个触发器的现态的组合；（3）不能漏掉任何可能出现的现态和输入的取值组合；（4）现态的起始值如果给定了，则可以从给定值开始依次进行计算，倘若未给定，那么就可以从自己设定的起始值开始依次计算。注意：第10页/共100页4.画状态图（或状态表、或时序图）整理计算结果，画出状态图（或状态表、或时序图）。（1）状态的转换是由现态到次态，不是由现态到现态或次态到次态；（2）输出是现态的函数，不是次态的函数；（3）如需画时序图，应在CP触发沿到来时更新状态。注意：5.电路功能说明一般情况下，用状态图或状态表就可以反映电路的工作特性。但实际中，各个输入、输出信号都有明

7、确的物理含义，因此，常常需要结合这些信号的物理含义，进一步说明电路的具体功能，或结合时序图说明时钟脉冲与输入、输出及内部变量之间的关系。第11页/共100页归纳起来，分析时序电路的一般过程如下图时序电路分析过程示意图第12页/共100页5.2.2 分析举例 试分析如图同步时序电路的逻辑功能。例5.2.1解：（1）写方程式时钟方程：CP3=CP2=CP1=CP（同步时序电路可省略）驱动方程：输出方程：Y=Q2nQ3n 第13页/共100页（2）求状态方程将驱动方程代入JK触发器特性方程Qn+1=J +Q n得到电路的状态方程（3）进行计算，列状态表第14页/共100页（4）画状态图（或时序图）根

8、据状态表，可从初始状态Q3nQ2nQ1n=000开始，找出次态和输出，而这个次态又作为下一个CP到来前的现态，这样依次下去，画出所有可能出现的状态。能自启动第15页/共100页（5）电路功能该电路是一个能自启动的同步七进制加法计数器。时序图第16页/共100页计数器：实现计数操作的电路5.3 计数器作用：记忆输入脉冲的个数按触发器翻转时序异同同步计数器异步计数器按数字的变化规律加法计数器（递增计数）减法计数器（递减计数）可逆计数器按计数进位制二进制计数器十进制计数器N进制（即除二进制之外的其它进制）第17页/共100页5.3.1 异步计数器1.异步二进制计数器（1）异步二进制加法计数器3位二进

9、制加法计数器状态表根据3位二进制加法计数器单位规律，最低位Q0是每来一个脉冲翻转一次；次低位Q1是每来两个脉冲翻转一次，且当Q0从1跳到0时，Q1翻转；高位Q2是每来四个脉冲翻转一次，且当Q1从1跳到0时，Q2翻转，依此类推。第18页/共100页采用异步方式构成二进制加法计数器是很容易的。只要将触发器接成T触发器，外来时钟脉冲作最低位触发器的时钟脉冲，而低位触发器的输出作为相邻高位触发器的时钟脉冲，即可满足上述规律。若是下降沿触发的触发器构成计数器，则由低位Q端引出进位信号作相邻高位的时钟脉冲。若是上升沿触发的触发器，则由低位 端引出进位信号作相邻高位的时钟脉冲。第19页/共100页根据T触发

10、器的翻转规律，可依次画出Q2Q1Q0在CP作用下的时序图。如果CP的频率为f0，那么Q0、Q1、Q2的频率分别为 f0、f0、f0，计数器具有分频作用（分频器）。每经过一级T触发器，输出脉冲的频率就被二分频。相对于CP而言，各级依次称为二分频、四分频和八分频。第20页/共100页计数器的计数容量（计数长度或模）：一个计数器能够记忆输入脉冲的数目。在上述3位异步二进制加法计数器中，从状态000开始，输入8个CP脉冲时，就计满归零，显然该计数器的容量（长度或模）为8。由n个触发器组成的二进制计数器其容量或长度为2n。计数器的容量、长度或模，就是电路的有效状态数。在逻辑符号中以“CTRDIV M”标

11、注模的数值，如十进制计数器M=10，标注为“CTRDIV10”。第21页/共100页（2）异步二进制减法计数器以上升沿触发的异步3位二进制减法计数器为例，从描述计数规律的时序图来进行分析。描述其计数规律的时序图如图所示。用T触发器实现，只要CP上升沿到来Q0就要翻转；只要Q0上升沿到来Q1就要翻转；只要Q1上升沿到来Q2就要翻转。因此，将低位触发器的输出Qi作为相邻高位触发器的时钟脉冲CPi+1便构成了上升沿触发的异步3位二进制减法计数器。第22页/共100页上升沿触发的异步3位二进制减法计数器同理，下降沿触发的异步3位二进制减法计数器如图所示。下降沿触发的异步3位二进制减法计数器第23页/共

12、100页（3）集成异步二进制计数器（74197）集成异步4位二进制计数器74197、74LS197的逻辑功能示意图和引出端排列图如图所示。是异步清零端；CT/是计数和置数控制端；CP0是触发器F0的时钟输入端；CP1是触发器F1的时钟输入端；D0D3是并行数据输入端；而Q0Q3则是计数器状态输出端。第24页/共100页74197、74LS197的状态表（功能表）主要功能：清零功能当 =0时，计数器异步清零（与CP无关）置数功能当 =1、CT/=0时，计数器异步置数。注意：当 =1、CT/=1时，异步加法计数。所以也叫做二-八-十六进制计数器。CP接CP0，CP1接0或1，F0形成1位二进制计数

13、器。CP接CP1，则F1、F2、F3构成3位二进制计数器；CP接CP0、Q0接CP1，构成4位二进制计数器；第25页/共100页2.异步十进制计数器（1）异步十进制加法计数器计数器总的模为M=M1 M2=10，即为十进制计数器。两部分组成虚线右边是一个模M1=2的计数器虚线左边是异步五进制计数器，模M2=5。第26页/共100页写方程式时钟方程 CP0=CP CP1=Q0 CP2=Q1 CP3=Q0驱动方程 J0=K0=1 J2=K2=1 J1=K1=1 J3=K3=1第27页/共100页求状态方程 将驱动方程代入JK触发器的特性方程Qn+1=J +CP有效 Q0有效 Q1有效 Q0有效得状态

14、方程计算要特别注意：每一个方程式有效的时钟条件，只有当时钟条件具备时，触发器才会按照状态方程的规律更新状态，否则只会保持原来状态不变。第28页/共100页异步十进制加法计数器的状态表第29页/共100页画状态图和时序图该电路虽然有六个无效状态10101111，但均能在CP作用下进入有效循环中来，故能自启动。状态图注意：画时序电路的状态图时，无效状态应一并画出。第30页/共100页注意：画时序图时，无效状态一般不画出来。由于每个触发器从CP脉冲的出现到Q端的状态翻转都有一个延迟时间，因此为保证计数器正确可靠地计数，前后两个计数脉冲之间的时间间隔必须满足tntpd（tpd为触发器翻转延迟时间，n是

15、触发器的位数）。因此，异步二进制计数器中触发器的位数越多，计数速度就越慢。时序图第31页/共100页（2）集成异步十进制计数器（74290）第32页/共100页主要功能：当S9=S9AS9B=0时，若R0=R0AR0B=1，则计数器异步清零。清零功能 置“9”功能当S9=S9AS9B=1时计数器置“9”，即1001。不难看出，这种置“9”也是通过触发器异步输入端进行的，与CP无关，且其优先级别高于R0。计数功能当S9=S9AS9B=0，R0=R0AR0B=0时，根据CP0、CP1不同的接法，对输入计数脉冲CP进行二-五-十进制计数。74290的状态表第33页/共100页 若只把CP接CP1在端

16、，显然F0不工作，F1、F2、F3工作，构成异步五进制计数器。若仅将CP接CP0在端，而Q0与CP1不连接起来，那么计数器的F0工作，构成一位二进制计数器。若把输入计数脉冲CP加在CP0端，即CP0=CP，且把Q0与CP1从外部连接起来，即令CP1=Q0，则电路将对CP按照8421BCD码进行异步加法计数。CPCPCP第34页/共100页5.3.2 同步计数器异步计数器电路较为简单，但由于它的进位（或借位）信号是逐级传递的，因而工作频率不能太高。而同步计数器时钟脉冲同时触发计数器中的全部触发器，各个触发器的翻转与时钟同步，所以工作速度较快，工作频率较高。1.同步二进制计数器（1）同步二进制加法

17、计数器同步计数器中各触发器均有同一时钟脉冲输入，它们的翻转就由其输入信号的状态决定，即触发器应该翻转时，要满足计数状态的条件，不应翻转时，要满足状态不变的条件。所以，利用T触发器构成同步二进制计数器比较方便，它只有一个输入端T，当T=1时，为计数状态；当T=0时，保持状态不变。通常用JK触发器转换而成。第35页/共100页由二进制加法计数的计数状态表可知：4位同步二进制加法计数器逻辑图J0=K0=1J1=K1=Q0J2=K2=Q1Q0J3=K3=Q2Q1Q0第36页/共100页（2）同步二进制减法计数器J0=K0=1J1=K1=J2=K2=J3=K3=所以，只要将加法计数器中F1F3的J、K端

18、由原来接低位Q端改为接 端，就构成了二进制减法计数器了。由减法计数状态转换规律第37页/共100页（3）同步二进制可逆计数器S=1时，下边三个与非门被封锁，进行加法计数；将加法计数器和减法计数器综合起来，由控制门进行转换，便成为既能作加法计数又能作减法计数的可逆计数器。加/减控制式（单时钟输入）双时钟输入式（74192）两种类型S=0时，上边三个与非门被封锁，进行减法计数。加/减控制式4位同步二进制可逆计数器第38页/共100页（4）集成可预置同步二进制加法计数器（74161、74163）第39页/共100页74161、74LS161的状态表逻辑功能：异步清零功能当 =0时，计数器异步清零。同

19、步并行置数功能当 =1，=0时，在CP操作下，并行输入数据d0d3置入计数器，使 =d3d2d1d0。同步二进制加法计数功能当 =1时，若CTP=CTT=1，8421码加法计数。保持功能当 =1时，若CTPCTT=0，则计数器保持原态。第40页/共100页集成计数器74163（74LS163）除了采用同步清零方式外，即当 =0时，只有在CP上升沿到来时计数器才清零。其逻辑功能、计数工作原理和引出端排列与74161没有区别。74163的状态表第41页/共100页例5.3.1用三片74161扩展成12位二进制计数器。解：只有当1#片计满1111时，其CO=1，2#片才有CTP=CTT=1，而这个高

20、电平只持续一个CP周期，当下一个CP到来时，1#片的Q3Q2Q1Q0归零，2#片计数1次，完成加1运算。2#片CO接3#片CTT，1#片CO接3#片CTP，只有当1#片、2#片都计满1111时，3#片才具有计数条件 CTP=CTT=1，此时，再来一个CP，1#、2#片均归零，同时3#片完成一次加1运算。第42页/共100页2.同步十进制计数器（1）8421BCD码同步十进制计数器按照时序电路的分析方法，可计算出状态表，从状态表可知，该电路00001001为8421BCD码的有效状态，10101111为无效状态，电路具有自启动能力，可自动进入有效循环。8421BCD码同步十进制加法计数器逻辑图第

21、43页/共100页同步十进制加法计数器计数状态表第44页/共100页在第9个脉冲（下降沿）到来时进位信号CO=1，此时高位计数器（设同为下降沿触发）并不计数，只是为计数作好准备，这就如同第1个计数脉冲CP上升沿到来后计数器仍然保持Q3Q2Q1Q0=0000一样。当第10个计数脉冲（下降沿）到来时，计数器的状态Q3Q2Q1Q0由1001返回到0000，同时CO由1变为0，使高位计数器加1。8421BCD码同步十进制加法计数器时序图第45页/共100页（2）集成同步十进制可逆计数器（74192）74192、74LS192的状态表第46页/共100页5.3.3 N进制计数器 N进制计数器系指M2n，

22、即非模2n计数器，也称任意进制计数器，如七进制、十二进制、六十进制等。获得N进制计数器常用方法有两种：一是用时钟触发器和门电路进行设计；二是用现成的集成电路通过反馈归零或反馈置数的方法构成。用第二种方法构成的N进制计数器电路结构非常简单，实际中广泛采用这种方法。这种方法的关键：弄清楚集成计数器是同步还是异步清零或置数。1.反馈归零法反馈归零法：利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。这样就弃掉了一些状态，把模较大的计数器改成了模较小的计数器。第47页/共100页解：74LS90为异步十进制计数器，其逻辑功能与74LS290完全

23、一致，只是管脚排列不同而已。试利用十进制计数器芯片74LS90构成二十三进制计数器。74LS90的状态表如表所示。例5.3.274LS90的状态表现要求计数器的模M=23，故需用两片才能完成。CP1与Q0相接，计数脉冲CP从 CP0输入，构成十进制计数器。将低位的Q3作为进位输出与高位的CP0相连即可实现级连（100进制计数器）。第48页/共100页根据状态表，应将S9A、S9B接地，使其具有计数或清零条件。由于只要有清零信号，计数器立即清零，与CP无关，即异步清零，所以，为构成二十三进制计数器，在低位片为3（Q1=Q0=1），高位片为2（Q1=1）的瞬间，应立即执行归零功能，只要将此时处于1

24、状态的Q端反馈给R0A、R0B，使R0A=R0B=1就可以了。逻辑图（N=23）第49页/共100页 试用二进制计数器芯片74LS163构成一个八十六进制计数器。例5.3.3解：74LS163为同步清零，即当 =0后，必须要有CP触发沿才能完成清零。一片74LS163的最大模数为16，要构成86进制计数器，应由两片完成。在出现（85）10的下一个状态时，计数器归零。这就要求计数器的清零所取输出代码为（85）10。由于（85）10=（01010101）2，因此，只要将高位芯片Q2、Q0和低位芯片Q2、Q0相与非，作为反馈归零信号接至端即可。第50页/共100页2.反馈置数法 利用具有置数功能的计

25、数器（如74163），截取某一计数中间状态反馈到置数端，而将数据输入端D3D2D1D0全部接0，就会使计数器的状态在0000到这一中间状态之间循环，这种方法类似于反馈归零法。另一种方法是利用计数器到达1111这个状态时产生进位信号，将进位信号反馈到置数端，而数据输入端D3D2D1D0置成某一最小数d3d2d1d0，则计数器就可重新从这一最小数开始计数，整个计数器将在d3d2d1d01111等N个状态中循环。第51页/共100页解：方法一74163芯片在CP作用下才能置数，即同步置数，故用 N1=（12）10=（1100）2 试用二进制计数器74163构成一个计数状态为自然二进制数的十三进制计数

26、器。例5.3.4作为置数信号，数据输入端D3D2D1D0接为0000，由Q3Q2端引出的1信号经与非门送置数控制端 即可，计数状态从0000到1100共13个。第52页/共100页方法二采用由进位信号置最小数的方法，当D3D2D1D0=1111时，由进位端CO给出高电平，经非门送至 端，置入D3D2D1D0=0011的最小数，使计数器从0011状态计到1111，实现十三进制计数。第53页/共100页3.提高归零可靠性的方法归零不可靠的原因：用归零法构成N进制计数器时，由于计数器中各个触发器的动态特性和带负载情况不可能都一样，各种随机干扰信号总是存在的，特别是对于异步计数器还存在各级触发器的时间

27、延迟，因此就可能出现各个触发器归零不一致的情况，一旦有任何一个触发器归零，那么，归零信号就会撤消，没有来得及翻转的触发器显然就无法再归零了。解决的思路：用一个基本RS触发器将归零信号或置数信号暂存一下，从而保证归零信号有足够的作用时间，使计数器能够可靠地归零。第54页/共100页提高归零可靠性的一种改进型电路（N=12为例）当计数器第12个CP上升沿到来时，计数器先由10111100状态，使 =0，此时，Q=1、=0，计数器立即归零，同时 立刻撤消。而Q=1、=0的状态却要保持到该CP的下降沿。这样，=0的时间t大大延长了，从而提高了计数器归零的可靠性。1第12个CP前001在计数器计到第12

28、个脉冲前：=1，Q=0，=1。若计数器是CP下降沿触发，同理可知，只需在CP端至基本RS触发器的连线间加一个非门即可。11101第12个CP到来时第55页/共100页5.3.4 计数器的应用51系列单片机中的2个定时/计数器T0、T1为预置位可编程的计数器。C/=1，计数器工作方式C/=0，定时器工作方式两种工作方式控制位以定时/计数器T1为例，给出两种典型的不同工作模式的内部工作逻辑图。在定时器工作方式，计数输入信号是内部时钟脉冲，每个机器周期使寄存器的值递增加1。在计数器方式工作时，计数脉冲来自相应2个定时/计数器的外部引脚T0或T1，当外部输入脉冲产生由1到0的跳变时，计数寄存器（TH、

29、TL）的值递增加1。第56页/共100页 八位-十六位计数器的内部工作逻辑图 TH1、TL1为两个八位的计数器，可预置十六位的初值；TR1、GATE、为计数控制信号；T1脚为计数输入信号；C/为定时/计数工作方式控制信号，定时器的输入信号是振荡器频率的十二分之一；TF1为计数完成触发器。当TH1、TL1计数器完成计数时，产生一个脉冲使触发器TF1置1，形成中断请求信号，以使CPU转移到中断服务程序。八位-十六位计数器第57页/共100页将TH1当作预置八位计数初值的寄存器；将TL1当作八位计数器，其初值由TH1装入（TH1的内容保持不变）；只是当TL1计数器完成计数时，不仅使触发器TF1置1，

30、形成中断请求信号，并且同时自动地将TH1寄存器中保存的预置八位计数初值，重新输入到TL1计数器中，开始下一轮的计数工作。八位自动重复装载计数器的内部工作逻辑图八位自动重复装载计数器第58页/共100页寄存器是数字系统和计算机中用来存放数据和代码信息的一种基本数字逻辑部件。寄存器具有接收信息、存放信息或传递信息的功能。寄存器可由触发器构成，由于一个触发器只能存放一位二进制信息，那么，存放n位二进制信息的寄存器，就需要n个触发器来构成。5.4 寄存器按功能基本寄存器移位寄存器按接收信息方式双拍工作方式单拍工作方式按输入输出信息方式并入-并出并入-串出串入-并出串入-串出按使用开关元件TTL寄存器C

31、MOS寄存器第59页/共100页5.4.1 基本寄存器如图所示是由4边沿D触发器组成的集成寄存器74175的示意图。D0D3是并行数据输入端，是清零端，CP是时钟脉冲控制端，Q0Q3是并行数据输出端。逻辑图引出端排列图第60页/共100页逻辑功能（1）异步清零无论寄存器原来的状态如何，只要清零端 =0，输出端Q0Q3就直接清零，清零过程与CP无关。（2）并行数据输入/输出当 =1时，由于D触发器的特性方程为Qn+1=D，所以，在CP上升沿作用下，数据D0D3并行置入寄存器，使Q0Q3与D0D3一一对应，实现并行输入/并行输出工作方式。Q0Q3以原码方式输出，以反码方式输出。（3）保持当 =1、

32、CP上升沿以外时间，寄存器保持内容不变，即各个输出端的状态与输入数据无关，都将保持不变。第61页/共100页5.4.2 移位寄存器移位寄存器不但具有存储功能，而且具有移位功能。可用于存储数码，也可用于数据的串行-并行转换、数据的运算和数据的处理等。移位寄存器分为单向移位寄存器和双向移位寄存器两大类。1.单向移位寄存器如图是由D触发器构成的右移移位寄存器。左边触发器的输出端接右边触发器的数据输入端，仅由第一个触发器F0的输入端D0接收外来的输入数据。第62页/共100页其工作原理：驱动方程 D0=Di D1=D2=D3=状态方程 =Di 根据状态方程和假定的起始状态列出状态表。CP有效4位右移移

33、位寄存器的状态表当连续输入四个1时，Di经F0在CP的操作下，依次被移入寄存器中，经过四个CP脉冲，寄存器就变成全1状态。第63页/共100页2.双向移位寄存器驱动方程：第64页/共100页代入D触发器的特性方程可求出状态方程CP有效 M=0时 =DSR电路成为4位右移移位寄存器。M=1时 =DSLCP有效CP有效电路成为4位左移移位寄存器。第65页/共100页3.集成移位寄存器如图是4位双向移位寄存器74LS194的示意图。是清零端；M0、M1是工作状态控制端；DSR和DSL分别为右移和左移串行数据输入端；D0D3是并行数据输入端；Q0Q3是并行数据输出端；CP是移位时钟脉冲。第66页/共1

34、00页74LS194的状态表保 持001左移输入000011左移输入111011右移输入0 00101右移输入111101并行输入d3d2d1d0d0 d1d2 d3111保 持01清 零00000D0 D1 D2 D3CPDSLDSRM2M1说 明输 出输 入清零保持并行送数右移串行送数左移串行送数逻辑功能第67页/共100页5.4.3 寄存器的应用1.移位寄存器型计数器（1）环形计数器CP操作下，可循环移位一个1，也可以循环移动一个0。只要先用启动脉冲将计数器置入有效状态（1000或1110），然后再加CP就可以得n个状态循环的计数器，计数长度为N=n。4位环形计数器结构特点：D0=第68

35、页/共100页4位环形计数器的状态图如果选用循环一个1，则有效状态将是1000、0100、0010、0001。工作时应先用启动脉冲将计数器置入有效状态，然后才能加CP。该电路不能自启动。能自启动的4位环形计数器第69页/共100页 优点：所有触发器中只有一个为1（或0），利用Q端作状态输出不需加译码器。在CP脉冲的驱动下Q端轮流出现矩形脉冲，所以也可称脉冲分配器。缺点：状态利用率低，记n个数需要n个触发器，使用触发器多。（2）扭环形计数器结构特点：D0=它的状态利用率比环形计数器提高一倍，N=2n。第70页/共100页第71页/共100页 优点：每次状态变化只有一个触发器翻转，译码时不存在竞争

36、-冒险。由于有八种状态在正常使用时不会出现，故可当约束项处理，正常使用时的另外八种中的任意一种状态，一定可以和有关三个约束项合并成只具有两个变量的乘积项，如Y12=Q0Q1 =Q1，即所有的译码门都只需要两个输入端。缺点：状态利用率仍然低，有2n2n个状态没有被利用。输出状态变量的卡诺图第72页/共100页2.数据存储器如图是一个74LS273八D锁存器集成电路来控制一个LED数码管的逻辑电路图。图中D为数据输入端，Q为数据输出端并接至共阳极接法（低电平有效）的七段发光二极管构成的LED数码管的ag端。LED引脚分别接一个电阻，以防止电流过大烧坏74LS273。74LS273八D锁存器集成电路

37、控制一个LED数码管电路第73页/共100页 八D锁存器作为数据存储器来使用，这个应用实例，在需要数字显示的场合是经常用到的。根据需要显示的各段数字对应的1Q7Q端，在1D7D端准备好对应的二进制代码，通过CP的上升沿将其输入至对应的锁存器内，LED数码管就显示需要的数字。只要不改变1D7D的数据或无CP上升沿，显示的数字就不变。只有改变1D7D的数据，在CP上升沿作用下，LED数码管显示的数字才发生改变。原理：第74页/共100页3.数据传输方式的变换移位寄存器在计算机网络远距离通信中应用较多。计算机内部数据传送都是采用并行方式。为了降低远距离通信线路的价格往往采用串行传递方式。发送方式需要

38、将并行数据转换成串行数据，通过传输线送到接收方。接收方接到串行数据后要将其转换成并行数据才能快速有效地进行处理。并行输入-串行输出转换器逻辑图第75页/共100页片1#的D0接地，作为标志码“0”。片1#的DSR端接高电平1，片2#的DSR端接片1#的Q3，片2#的Q3为串行输出。片1#、2#的清零端接1，允许两块芯片工作。两块芯片的M0=1，保证可以工作在并行输入和右移的状态，至于是并行输入，还是右移输出取决于M1的状态。并行输入-串行输出转换器逻辑图第76页/共100页 启动信号为0时，M0=M1=1，并行输入。第一个CP作用后，使片1#的Q0=0，Q1Q3等于d0 d2,片2#的Q0Q3

39、等于d3d6。并行输入结束后，启动信号变为1，由于片1#的Q0=0，得M1=0，而M0=1，所以两块芯片工作在右移状态。右移过程中，与非门G1输入端总有一个为0，维持M1=0，向右移位不断进行，直至第8个CP作用后，片2#的Q3=0，此时与非门G1的输入全部为1，使其输出为0，从而使与非门G2的输出为1，使M0=M1=1，又处于并行输入状态，开始新的一轮并行输入和并入-串出的转换。启动M1M0CP片1#片2#说明Q0Q1Q2Q3Q0Q1Q2Q301 110d0d1d2d3d4d5d6并入10 1210d0d1d2d3d4d5右移10 13110d0d1d2d3d4右移10 141110d0d1

40、d2d3右移10 1511110d0d1d2右移10 16111110d0d1右移10 171111110d0右移10 1811111110右移并入-串出转换器的转换过程第77页/共100页4.串行加法器串行加法器是实现两个二进制数逐位依次相加的逻辑部件。工作过程如下：进行运算之前，先将各寄存器、触发器清零。在移位脉冲（CP）的作用下，SRG（1）和SRG（2）中数据逐位右移（低位在前、高位在后），并在全加器中逐位相加。令SRG（1）、SRG（2）处于并行输入数据状态。利用送数脉冲将加数A3A2A1A0和被加数B3B2B1B0分别置入相应的寄存器中。每次相加结果，本位和Si存入寄存器SRG（3

41、）中。进位位Ci存入进位触发器C中，供下一位相加时使用。四位数据逐位相加后，最后结果用取数脉冲从SRG（3）中取走。注意计算结果的最高位是存在进位触发器C中的。第78页/共100页串行加法器逻辑图第79页/共100页 在数控装置和计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。5.5 顺序脉冲发生器 通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。顺序脉冲发生器，一般由计数器和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器

42、即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。第80页/共100页 顺序脉冲发生器：计数器型移位型环形计数器的输出就是顺序脉冲，不加译码电路即可直接作为顺序脉冲发生器。5.5.1 计数器型顺序脉冲发生器计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。如图是一个能循环输出4个脉冲的顺序脉冲发生器。两个JK触发器构成一个四进制即2位二进制计数器4个与门构成了2位二进制译码器第81页/共100页由逻辑电路图，可得：输出方程：状态方程根据输出方程、状态方程及时钟方程CP0CP1CP，可画出时序图。CP有效第82页/共100页如果

43、用n位二进制计数器，由于有2n个不同的状态，则经过译码器译码后，可获得2n个顺序脉冲。如图是用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，若在输出端 再接一个由D触发器组成的寄存器74LS374，即可消除竞争冒险。第83页/共100页5.5.2 移位型顺序脉冲发生器移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故不加译码电路就可直接作为顺序脉冲发生器。环形计数器每次CP信号到来时只有一个触发器翻

44、转，没有竞争冒险问题，但状态利用率很低。如图是一个由4位扭环形计数器和译码器构成的8输出移位型顺序脉冲发生器。第84页/共100页根据逻辑图：输出方程状态方程 第85页/共100页根据输出方程、状态方程及时钟方程CP0CP1CP2CP3CP，可画出时序图。第86页/共100页特点：由扭环形计数器和译码器构成的顺序脉冲发生器，计数器部分电路连接简单，译码器部分用二输入与门即可，而且由于每次CP信号到来时，计数器中只有一个触发器改变状态，所以译码器无竞争冒险问题；缺点：电路状态利用率仍然不高，有效状态数只是触发器数的两倍。第87页/共100页设计任务：根据给定的逻辑问题，设计出满足要求的时序逻辑电

45、路。本节介绍用小规模集成触发器和门电路构成的同步时序逻辑电路的设计方法。通常，电路最简的标准是：所用的触发器和门电路的数量以及门的输入端数目尽可能少。5.6 时序逻辑电路的设计方法第88页/共100页5.6.1 基本设计步骤根据逻辑要求,确定电路状态转换规律,并由此求出各触发器的驱动方程,这是设计同步时序逻辑电路的关键。1.根据要求，设定电路内部状态。2.作状态转换图或状态转换表，即建立原始状态图。3.状态化简，即合并等价状态，画出最简状态图。4.状态分配，即对状态进行编码，给每个状态确定一个二进制编码。因为电路的状态是用触发器状态的不同组合表示的，所以状态分配前要确定触发器的数目n，为获得M

46、个状态组合，应取2n1M2n。5.确定触发器的类型，根据状态转换图（表）及触发器的特性，求出触发器的驱动方程和输出方程。6.画逻辑电路图。7.检查所设计的电路的自启动能力。一般设计步骤：第89页/共100页从起始状态出发，要记录连续输入3个和3个以上1的情况，大体上应设置4个内部状态，即取M=4。用S0表示起始状态，用S1、S2、S3分别表示连续输入1个1、2个1、3个1和3个以上1时电路的状态。（2）建立原始状态图 设计一个串行数据检测电路，对它的要求是：连续输入3个或3个以上1时，输出为1；其它情况输出为0。例5.6.1从S0状态输入第一个1输出为0，转换到S1，连续再输入一个1输出为0，

47、转换到S2，连续输入第三个1输出为1，转换到S3，此后只要连续不断地输入1，输出应该总是1，电路也应保持S3不变。电路无论处在什么状态，只要输入为0，都应回到S0。（1）设定电路内部状态第90页/共100页（3）状态化简无论是在S2还是S3，当输入为1时输出均为1，且都转换到S3；当输入为0时输出均为0，且都转换到S0。所以S2和S3可以合并为一个状态，用S2表示。（4）状态分配因状态数M=3，故需要2位二进制代码，即触发器的数目n=2。令S0=00，S1=01，S2=10，得二进制状态图第91页/共100页（5）选择触发器，求出驱动方程和输出方程。选用2个CP下降沿触发的JK触发器F0、F1

48、。采用同步方案，即取：P0=CP1=CP2 由二进制状态图可画出卡诺图Y的卡诺图次态卡诺图得：Y=X 的卡诺图 的卡诺图第92页/共100页而JK触发器特性方程为：Qn+1=变换状态方程与特性方程比较，得驱动方程：J0=X K0=1J1=X K1=（6）画逻辑电路图（7）检查设计的电路能否自启动能自启动第93页/共100页 设计一个按自然态序进行计数的六进制同步加法计数器。例5.6.2解：题中给出了二进制编码状态图，前四步可以省略，而直接从第五步开始。（1）选择触发器，求输出方程、状态方程和驱动方程。选用3个负边沿触发的边沿JK 触发器。求输出方程Y=第94页/共100页求状态方程求驱动方程J

49、1=K1=J0=K0=1J2=K2=第95页/共100页（2）画逻辑电路图（3）检查设计的电路能否自启动 将无效状态110、111代入输出方程和状态方程进行计算，结果如下：能自启动J1=K1=J0=K0=1J2=K2=Y=第96页/共100页 时序逻辑电路的特点是任意时刻的输出状态不仅和当时的输入信号有关，而且还和电路原来的状态有关。时序电路中都含有存储电路。存储电路的输入和输出变量一起，共同决定时序电路的输出状态。存储电路通常由若干个触发器组成。第97页/共100页 时序电路的分析是对给定的时序电路列时钟方程、驱动方程、输出方程及状态方程，再计算并列出状态转换表，或画出状态转换图，从而判断电

50、路的逻辑功能。时序电路的设计实质上就是分析的逆过程，其关键是进行逻辑抽象，正确建立原始状态表。对典型的时序电路主要介绍了计数器、寄存器、顺序脉冲发生器及它们的应用，重点介绍了最具典型性和代表性而且应用最为广泛的计数器。第98页/共100页 实际中器件的逻辑功能，通常是通过手册中的状态表（功能表）得知的，因此读懂器件的状态表便显得非常重要。如在集成计数器状态表中的控制端是同步清零（置数）还是异步清零（置数）等，将直接导致构成的任意进制计数器的方案不同。要求能通过状态表掌握器件的逻辑功能，从而正确地应用器件。学完本章后要求会分析同步时序电路，会使用集成计数器及构成任意进制计数器，会使用移位寄存器和