数字逻辑电路与系统设计.pptx

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1、 3.2 组合逻辑电路的分析3.2.1 分析方法分析步骤:(1)根据逻辑电路图,写出输出逻辑函数表达式;(2)根据逻辑表达式,列出真值表;(3)由真值表或表达式分析电路功能.第1页/共26页例:分析下图所示逻辑电路F=P2+P3+P4P2=AP1P3=BP1P4=CP1P1=ABC=(A+B+C)ABC真值表:A B C F0 0 0 10 0 1 00 1 0 00 1 1 010 0 01 0 1 011 0 01 1 1 1逻辑功能:一致电路=ABC+ABCP1P2P3P4&ABCF&1第2页/共26页3.3 组合逻辑电路设计一般步骤:(1)由实际逻辑问题列出真值表;(2)由真值表写出逻

2、辑表达式;(3)化简、变换输出逻辑表达式；(4)画出逻辑图。第3页/共26页例:试用与非门设计一个三变量表决电路,表决规则为少 数服从多数.解:(1)列真值表设:由A、B、C表示三个输入变量，F表示表决结果。并设A、B、C为1表示赞成，为0表示反对；F为1表示表决通过，为0 表示不通过。第4页/共26页A B C F0 0 0 00 0 1 00 1 0 00 1 1 110 0 01 0 1 111 0 11 1 1 1(2)化简、求最简函数表达式ABC01000111101111F=AB+AC+BC=ABACBC第5页/共26页(3)画出电路图ABCF&第6页/共26页例：设计一个8421

3、BCD码（表示一位十进制数N）监视器，监视8421BCD码的传输情况。当传输的数N4时，监视器输出为1，否则输出为0.解：用ABCD表示8421BCD码输入，用F表示输出。列出真值表：A B C D F A B C D F0 0 0 0 0 1 0 0 0 10 0 0 1 0 1 0 0 1 10 0 1 0 0 1 0 1 0 0 0 1 1 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 第7页/共26页A B C D F A B C D F0 0 0 0 0 1 0 0

4、0 10 0 0 1 0 1 0 0 1 10 0 1 0 0 1 0 1 0 0 0 1 1 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 ABCD00011110000111100101100111F(A,B,C,D)=A+BABF1电路的逻辑图第8页/共26页例 设计一个两位二进制数比较器。解 设被比较的数分别为 A=A1A0,B=B1B0;比较的结果 为:A1A0B1B0时，输出F1=1；A1A0=B1B0时，输 出F2=1；A1A0B1B0时，输出F3=1.第9页/共

5、26页列真值表：A1 A0 B1 B0 F1 F2 F3 A1 A0 B1 B0 F1 F2 F3 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 0 0 0 1 1 1 1 0 1 0 0 0 1 1 1 0 0 1 1 1 1 1 0 1 0第10页/共26页画卡诺图化简：A1A0B1B0000

6、1111000011110111111F1F1=A1B1+A1A0B0+A0B1B0A1A0B1B000011110000111101111F2F2=A1A0B1B0+A1A0B1B0 +A1A0B1B0+A1A0B1B0第11页/共26页A1A0B1B00001111000011110111111F3F3=A1B1+A1A0B0+A0B1B0按F1、F2和F3表达式可方便地用门电路实现比较器的逻辑功能。第12页/共26页3.4 组合逻辑电路中的冒险 前面分析组合逻辑电路时，没有考虑门电路的延迟时间对电路的影响。实际上，由于门电路延迟时间的关系，可能会使逻辑电路产生错误输出。通常把这种现象称为

7、竞争冒险。第13页/共26页产生冒险的原因以例说明11AF=A+A=1 理想情况AAF实际情况造成冒险的原因是由于A和A到达或门的时间不同。第14页/共26页再举一例ACB1&1ACBCF=AC+BCABCCACBCF毛刺产生冒险的原因之一：电路存在由非门产生的互补信号，且互补信号的状态发生变化时有可能出现冒险现象。(分析中略去与门和或门的延时）第15页/共26页消去冒险的方法1.发现并消去互补变量例如：F=(A+B)(A+C)在B=C=0时，F=AA.若直接根据这个逻辑表达式组成电路，就可能出现冒险。2.增加乘积项例如：F=AC+BC,当A=B=1时，F=C+C.若直接根据这个逻辑表达式组成

8、电路，就可能出现冒险。将上式写成：F=AC+AB+BC,已将AA去掉，则不会出现冒险。第16页/共26页3.输出端并联电容器 如果逻辑电路在较慢速度下工作，为了消去冒险，可以在输出端并联一电容，其容量在420pF之间，该电容和门的输出电阻构成RC低通网络，对窄脉冲起平滑作用。将上式写成：F=AC+BC+AB,这样，当A=B=1时，不会出现F=C+C,所以C状态的变化，不会影响输出。第17页/共26页3.5 可编程逻辑器件和VHDL概述 利用可编程逻辑器件（PLD，Programmable Logic Device）来实现电路的设计 硬件描述语言（HDL，HardwareDescription

9、Language）就是可以描述硬件电路的功能 VHDL是应用最为广泛的国际标准电子设计语言 第18页/共26页3.5.1 VHDL基本结构硬件描述语言的基本格式包括两个要素 输入、输出的定义（即输入、输出说明）对输出如何响应输入的定义（工作原理）对应逻辑符号的描述部分：实体（Entity）对应逻辑关系的说明部分：结构体(Architecture)第19页/共26页注意注意:VHDL VHDL 对大小写不敏感对大小写不敏感,和和“”中的内容中的内容除外。除外。Library IEEE;use IEEE.std_logic_1164.all;entity and_gate is port(a,b:

10、IN BIT;y:out BIT);end and_gate;architecture rhl of and_gate isbegin y=a and b;end rhl;程序包库VHDL 语言的基本结构以二输入端与门为例,该文件名为:and_gate.vhd实体结构体VHDL硬件描述语言基础第20页/共26页3.5.2 VHDL中的中间信号电路模块内部的信号点，不是模块的输入也不是输出 与输入输出端口分开定义，在逻辑功能描述部分定义 仅在一个模块内部有效 第21页/共26页1 ENTITY fig2 IS2 PORT(a,b,c:IN BIT;3 y:OUT BIT);4 END fig2;5 ARCHITECTURE ckt OF fig2 IS6 SIGNAL m:BIT;7 BEGIN8 m=a AND b;9 yyyyyy=X;19 END CASE;20 END PROCESS;21 END nand2_l;输出状态不定 进程结束语句 第25页/共26页感谢您的观看。第26页/共26页