微处理器体系结构嵌入式系统设计总线技术与总线标准.pptx

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1、14.1 总线技术总线是计算机系统中的信息传输通道，由系统中各个部件所共享。总线的特点在于公用性，总线由多条通信线路（线缆）组成计算机系统通常包含不同种类的总线，在不同层次上为计算机组件之间提供通信通路采用总线的原因:非总线结构的N个设备的互联线组数为N*(N-1)/2非总线结构的M发N收设备间的互联线组数为M*N采用总线的优势减少部件间连线的数量扩展性好，便于构建系统便于产品更新换代第1页/共120页计算机互联结构-总线2/36interconnection structure：指计算机系统中连接各子系统的通路集合。总线(bus)是使用最普遍的互连结构。1.总线要素 线路介质、总线协议2.总

2、线组织及分类 单、双、多级3.总线隔离与驱动 锁存、驱动3.总线仲裁 集中式、分布式4.总线性能指标 速率、带宽5.总线操作时序 同步、异步、半同步第2页/共120页3总线要素线路介质种类：有线（电缆、光缆）、无线（电磁波）特性 原始数据传输率 带宽 对噪声的敏感性：内部或外部干扰 对失真的敏感性：信号和传输介质之间的互相作用引起 对衰减的敏感性：信号通过传输介质时的功率损耗总线协议总线信号：有效电平、传输方向/速率/格式等电气性能机械性能总线时序：规定通信双方的联络方式总线仲裁：规定解决总线冲突的方式 如接口尺寸、形状等其它：如差错控制等第3页/共120页4总线协议组件第4页/共120页5总

3、线的组织形式组织形式：单总线、双总线、多级总线单总线一 特征：存储器和I/O分时使用同一总线二 优点：结构简单，成本低廉，易于扩充三 缺点：带宽有限，传输率不高（可能造成物理长度过长）第5页/共120页6双总线特征：存储总线+I/O总线优点：提高了总线带宽和数据传输速率，克服单总线共享的限制，以及存储/IO访问速度不一致而对总线的要求也不同的矛盾缺点：CPU繁忙第6页/共120页7多级总线特征：高速外设和低速外设分开使用不同的总线优点：高效，进一步提高系统的传输带宽和数据传输速率缺点：复杂第7页/共120页8微机的典型多级总线结构存储总线高速IO总线低速IO总线第8页/共120页9外部总线、(

4、系统)外总线如并口、串口系统总线、(系统)内总线如ISA、PCI片(间)总线三总线形式片内总线单总线形式计算机系统的四层总线结构运算器寄存器控制器CPU存储芯片I/O芯片主板扩展接口板扩展接口板计算机系统其 他 计算机系 统其 他仪 器系 统第9页/共120页10三总线(片间总线)MPURAMROMI/O接口外设ABDBCB哈佛体系结构DSP程序数据I/O接口外设程序地址数据读地址数据写地址程序读总线数据读总线程序/数据写数据程序冯诺依曼体系结构第10页/共120页11第11页/共120页12微机系统中的内总线（插板级总线）第12页/共120页13微机系统中的外总线（通信总线）第13页/共12

5、0页14总线分类按所处位置(数据传送范围)片内总线芯片总线（片间总线、元件级总线）系统内总线（插板级总线）系统外总线（通信总线）非通用总线（与具体芯片有关）通用标准总线地址总线控制总线按总线功能数据总线并行总线串行总线按数据格式按时序关系(握手方式)同步异步半同步同步异步第14页/共120页15总线隔离与驱动不操作时把功能部件与总线隔离同一时刻只能有一个部件发送数据到总线上提供驱动能力数据发送方必须提供足够的电流以驱动多个部件提供锁存能力具有信息缓存和信息分离能力第15页/共120页16总线电路中常用器件三态总线驱动器驱动、隔离单向、双向A0B08286OETA1A2A3A5A4A6A7B1B

6、2B3B5B4B6B7第16页/共120页17锁存器信息缓存（有时也具有驱动能力）信息分离（地址与数据分离）STBDI0DI1直通保持高阻DO0DO1DO0DO1DO2DO3DO4DO5DO6DO7STBVCC82821234567891020191817161514131211DI1DI2DI3DI4DI5DI6DI7OEGNDDI0OE第17页/共120页18微机系统的三总线结构第18页/共120页微机系统三总线地5V读写控制读写控制读写控制CSH奇地址存储体8284时钟发生器RESETREADYCBD7D0D15D8DBCSL偶地址存储体CSI/O接口ABA0A1A19BHESTBOE8

7、282锁存器CPUMN/MXINTARDCLKWRREADYM/IORESETALEBHEA19-A16AD15-AD0DENDT/RTOE8286收发器AD15AD0第19页/共120页20总线仲裁总线仲裁(arbitration)也称为总线判决，根据连接到总线上的各功能模块所承担任务的轻重缓急，预先或动态地赋予它们不同的使用总线的优先级，当有多个模块同时请求使用总线时，总线仲裁电路选出当前优先级最高的那个，并赋予总线控制权其目的是合理地控制和管理系统中多个主设备的总线请求，以避免总线冲突分布式(对等式)仲裁控制逻辑分散在连接于总线上的各个部件或设备中协议复杂且昂贵，效率高集中式(主从式)仲

8、裁采用专门的控制器或仲裁器总线控制器或仲裁器可以是独立的模块或集成在CPU中协议简单而有效，但总体系统性能较低第20页/共120页21特点：各主控模块共用请求信号线和忙信号线，其优先级别由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求响应的速度较慢；菊花链（串行）总线仲裁主控模块1主控 模块2主控模块N允许BG请求BR忙BB总线仲裁器第21页/共120页22三线菊花链仲裁原理任一主控器Ci发出总线请求时，使BR1任一主控器Ci占用总线，使BB1，禁止BG输出主控器Ci没发请求(BRi=0)，却收到BG(BGINil)，则将BG向后传递(BG

9、OUTil)当BR1，BB0时，仲裁器发出BG信号。此时，BG1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB0时，它可以占用一个或几个总线周期若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。Ci接管总线后，BG信号不再后传，即BGOUTi0 第22页/共120页23各主控器有独立的总线请求BR、总线允许BG，互不影响总线仲裁器直接识别所有设备的请求，并向选中的设备Ci发BGi特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁器内部模块判定；优点：总线请求响应的速度快；缺点：扩充性较差；并行仲裁总线仲裁器C1C2C

10、n总线BR1BG1BR2BG2BRnBGnBBBCLK（总线时钟）第23页/共120页24串并行二维仲裁从下一设备主模块1主模块2主模块3允许BG请求BR忙BB总线仲裁器主模块4到下一设备综合了前两种仲裁方式的优点和缺点第24页/共120页25分布式总线仲裁方式总线上各个设备都有总线仲裁模块当任何一个设备申请总线，置“总线忙”状态，以阻止其他设备同时请求IN OUT主设备1IN OUT主设备2IN OUT主设备3IN OUT主设备4IN OUT主设备5总线请求总线忙+5V仲裁线总线第25页/共120页26总线的性能指标 总线时钟频率：总线上的时钟信号频率总线宽度：数据线、地址线宽度总线速率：总

11、线每秒所能传输数据的最大次数。总线速率=总线时钟频率/总线周期数总线周期数：总线传送一次数据所需的时钟周期数有些几个周期才能传输1个数据总线带宽：总线每秒传输的字节数同步方式总线负载能力第26页/共120页27总线宽度总线宽度：笼统地说，就是总线所设置的通信线路（线缆）的数目。具体地说，就是总线内设置用于传送数据的信号线的数目为数据总线宽度，用于传输地址的信号线的数目为地址总线宽度，如8位、16位、32位、64位等数据总线宽度在很大程度上决定了计算机总线的性能地址总线的宽度则决定了系统的寻址能力第27页/共120页28总线带宽总线带宽(bus band width)表示单位时间内总线能传送的最

12、大数据量（bps/Bps）用“总线速率总线位宽/8=时钟频率总线位宽/(8总线周期数)”表示第28页/共120页29例CPU的前端总线(FSB)频率为400MHz或800MHz，总线周期数为1/4(即1个时钟周期传送4次数据)，位宽为64bit则FSB的带宽为40064/(81/4)=1.28GB/s或80064/(81/4)=2.56GB/sPCI总线的频率为33.3MHz，位宽为32位或64位，总线周期数为1则PCI总线的带宽为：33.332/8=133MB/s或33.364/8=266MB/s第29页/共120页30总线操作与时序总线操作：计算机系统中，通过总线进行信息交换的过程称为总线

13、操作总线周期：总线设备完成一次完整信息交换的时间读/写存储器周期读/写IO口周期DMA周期中断周期多主控制器系统，总线操作周期一般分为四个阶段总线请求及仲裁阶段、寻址阶段、传数阶段和结束阶段单个主控制器系统，则只需要寻址和传数两个阶段第30页/共120页31总线操作中典型的控制信号总线的控制信号存储器写信号存储器读信号I/O写信号I/O读信号总线请求信号总线授予信号中断请求信号中断应答信号时钟信号复位信号第31页/共120页32总线主控制器的作用总线系统的资源分配与管理提供总线定时信号脉冲负责总线使用权的仲裁不同总线协议的转换和不同总线间数据传输的缓冲第32页/共120页33总线时序总线时序是

14、指总线事件的协调方式，以实现可靠的寻址和数据传送总线时序类型同步：所有设备都采用一个统一的时钟信号来协调收发双方的定时关系异步：依靠传送双方互相制约的握手(handshake)信号来实现定时控制半同步：具有同步总线的高速度和异步总线的适应性周期分裂：最大化利用总线第33页/共120页34同步并行总线时序特点系统使用同一时钟信号控制各模块完成数据传输一般一次读写操作可在一个时钟周期内完成，时钟前、后沿分别指明总线操作周期的开始和结束地址、数据及读/写等控制信号可在时钟沿处改变优点：电路设计简单，总线带宽大，数据传输速率快缺点：时钟以最慢速设备为准，高速设备性能将受到影响同步时钟地址信号数据信号控

15、制信号延时第34页/共120页35异步并行总线时序特点：系统中可以没有统一的时钟源，模块之间依靠各种联络（握手）信号进行通信，以确定下一步的动作优点：全互锁方式可靠性高，适应性强缺点：控制复杂，交互的联络过程会影响系统工作速度地址信号数据信号主设备联络信号从设备联络信号 准备好接收（M发送地址信号）已收到数据（M撤销地址信号）完成一次传送（S撤销数据信号）已送出数据（S发送数据信号）第35页/共120页36半同步并行总线时序特点：同时使用主模块的时钟信号和从模块的联络信号优点：兼有同步总线的速度和异步总线的可靠性与适应性Ready信号可作为慢速设备的异步联络信号CLK信号作为快速设备的同步时钟

16、信号第36页/共120页37周期分裂总线时序特点：数据传输过程中中间空闲时间进行其他信息传输优点：提高了总线利用率和系统整体性能第37页/共120页384.2 总线标准总线标准包括：逻辑规范：逻辑信号电平时序规范电气规范机械规范通信协议第38页/共120页39总线设计要素信号线类型专用信号线复用信号线总线仲裁方法集中仲裁分布仲裁总线定时方法同步异步总线宽度地址总线宽度数据总线宽度数据传输类型读/写/读-修改-写/写后读/块传输（联系传输）第39页/共120页常用总线标准常用总线标准一一 片内总线标准片内总线标准AMBAAMBA、CoreconnectCoreconnect、WishboneWi

17、shbone、AvalonAvalon二二 串行总线标准串行总线标准三三 并行总线标准并行总线标准RS232RS232、USBUSB、13941394、SPISPI、现场总线、现场总线8 8位的位的PC/XTPC/XT总线总线1616位的位的PC/ATPC/AT（ISAISA）总线）总线3232位的位的PC386PC386（EISAEISA）总线）总线3232位或位或6464位的位的PCIPCI局部总线局部总线VXIVXI、IEEE488IEEE488系统外总线系统外总线系系统统内内总总线线总线串行化趋势总线串行化趋势第40页/共120页41SoC的片内总线片上总线特点简单高效结构简单：占用较

18、少的逻辑单元时序简单：提供较高的速度接口简单：降低IP核连接的复杂性(Intellectual Property)灵活，具有可复用性地址/数据宽度可变、互联结构可变、仲裁机制可变功耗低信号尽量不变、单向信号线功耗低、时序简单片内总线标准ARM的AMBA、IBM的CoreConnectSilicore的Wishbone、Altera的Avalon第41页/共120页AMBA总线总线 AMBA总线规范是由ARM公司推出的一种用于高性能嵌入式微处理器设计的片上总线标准，由于AMBA总线的开放性和其本身的高性能，以及由于ARM处理器的广泛应用，AMBA已成为SOC设计中使用最广泛的总线标准。目前AMB

19、A 总线规范的版本为3.0，它定义了三组不同的总线：AMBA高性能总线AHB，AMBA高性能系统总线ASB和AMBA 高性能外设总线APB。AHB作为高性能的系统中枢总线驱动速度较快的设备，支持突发模式的数据传送和事务分隔，并支持流水线操作APB则是作为传送速度较低的外围设备总线，驱动速度较慢的设备。第42页/共120页43A R M 的 A M B A:A d v a n c e d M i c r o c o n t r o l l e r B u s A r c h i t e c t u r e先进高性能总线AHB（Advanced High-performance Bus）适用于高性

20、能和高吞吐设备之间的连接，如CPU、片上存储器、DMA设备、DSP等先进系统总线ASB（Advanced System Bus）适用于高性能系统模块。与AHB的主要不同是读写数据采用了一条双向数据总线先进外设总线APB（Advanced Peripheral Bus）适用于低功耗外部设备，经优化减少了功耗和接口复杂度适合较复杂的应用，需要遵守较简单的操作协议；拥有众多的第三方支持第43页/共120页44AMBA总线第44页/共120页45AMBA2.0总线结构图高性能ARM核高性能片上RAM高性能DMAC核高带宽片外存储器接口桥键盘UARTTimerPIOAHB or ASBAPB第45页/共

21、120页ARM处理器核宽带片上RAMDMA控制器宽带外部RAM接口桥UART PIO定时器键 盘 控制器AHB或ASB总线APB总线AHB的特性：单个时钟边沿操作；非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器（最多16个模块）；可配置32位128位总线宽度；支持字节、半字和字的传输。典型的典型的AMBA构架构架第46页/共120页A H B 总 线 的 接 口 信 号总 线 的 接 口 信 号 AHB 系统由主模块(Master)、从模块(Slave)和基础结构(Infrastructure)3部分组成，整个AHB总线上的传输都是由主模块发出，由从模块负责回应。基础结构则由仲

22、裁器(arbiter)、主模块到从模块的多路器、从模块到主模块的多路器、译码器、虚拟从模块、虚拟主模块等组成。AHB总线的接口信号 时钟信号仲裁信号地址信号控制信号写数据读数据响应信号 除了时钟与仲裁信号之外，其余的信号皆通过多路器传送。第47页/共120页AHB总线的互连 第48页/共120页A H B 总 线 主 模 块 接 口总 线 主 模 块 接 口 第49页/共120页 A H B 总 线 从 模 块 接 口总 线 从 模 块 接 口 第50页/共120页A H B 总 线 仲 裁 器 接 口总 线 仲 裁 器 接 口 第51页/共120页A H B 基 本 传 输基 本 传 输 在

23、AHB总线上，一次完整的传输可以分成两个阶段：地址传送阶段与数据传送阶段。地址传送阶段传送的是地址与控制信号，这个阶段只持续一个时钟周期，在HCLK 的上升沿数据有效，所有的从模块都在这个上升沿采样地址信息。数据传送阶段传送的是读或写的数据和响应信号，这一阶段可以持续一个或几个时钟周期。当数据传送无法在一个时钟周期完成时，可以通过HREADY 信号来延长数据传送周期，HREADY信号为低电平时，表示传输尚未结束，于是就在数据传送阶段中加入等待周期，直到HREADY信号为高电平为止。第52页/共120页AHB基本传输过程 第53页/共120页AHB总线流水线操作 第54页/共120页A P B

24、总 线总 线 APB从单元的接口信号 APB主要用于低带宽的周边外设之间的连接在APB里面唯一的主模块就是与AHB总线相接的APB 桥。第55页/共120页A P B 传 输传 输 APB上的状态图 第56页/共120页 A P B 写 传 输 时 序 图写 传 输 时 序 图 第57页/共120页A P B 读 传 输 时 序 图读 传 输 时 序 图 第58页/共120页APB桥桥 选择信号系统总线从模块接口APB桥是在AMBA APB上唯一的总线主模块。另外，APB桥也是在更高层次系统总线上的一个从模块。桥单元把系统总线传输转化为APB总线传输。第59页/共120页A P B 桥 的 传

25、 输 过 程桥 的 传 输 过 程 第60页/共120页锁存地址并在整个传输过程中保持其有效，直到数据传送完成。地址译码并且生成一个外部选择信号PSELx，在一次传输期间只有一个选择信号有效.写传送时驱动数据到APB总线上。读传时驱动APB数据到系统总线上。为传送触发使能信号PENABLE，使其有效。APB桥的功能第61页/共120页62IBM CoreConnect处理器局部总线PLB（Processor Local Bus）高带宽、低延迟、高性能连接高速CPU核、高速MEM控制器、高速DMAC等高性能设备片内的外设总线OPB（On-chip Peripheral Bus）连接低性能设备，减

26、少其对PLB的性能影响通过OPB桥实现PLB主设备和OPB从设备的数据传输设备控制寄存器总线DCR（Device Control Register）用于配置PLB设备和OPB设备的状态寄存器和控制寄存器减轻PLB总线在低性能状态下的负荷方案完整，但一般用于高性能系统设计中（如工作站），不太适合简单的嵌入式系统应用第62页/共120页63CoreConnect总线结构框图Embedded System高性能CPU核高速存储器仲裁DMAC核外部总线结构接口OPB 桥KeyboardUARTTimerPIOPLBOPBDCR第63页/共120页64Silicore的Wishbone定义了一条高速总线

27、的信号和总线周期。在复杂系统中可采用两条Wishbone总线分别连接高速和低速设备，两条总线之间的接口简单提供了4种互连方式：两个IP核的点到点连接；多个串行IP核的数据流连接；多个IP核的共享总线连接、高吞吐量的交叉开关完全免费，开发性强；结构简单、互连灵活；通常应用于简单的嵌入式控制器和一些高速系统中，但对高性能系统的支持不够第64页/共120页65Altera的Avalon主要用于Altera公司的NIOS软核系统中实现SOPC(System On a Programmable Chip)规定了主设备和从设备之间进行连接的端口和通信时序，配置简单，可由EDA工具（SOPC Builder

28、）快速生成采用从设备仲裁技术，允许多个主设备真正同步操作，优化了数据流，提高了系统的吞吐量第65页/共120页66Avalon的交换式总线结构第66页/共120页控制器控制器2（DMA控制器）控制器）UART程序程序存储器存储器PIO数据数据存储器存储器系统总线系统总线控制器控制器1（系统系统CPU）仲裁器仲裁器瓶颈瓶颈传统总线的仲裁方式第67页/共120页AvalonAvalon总线总线控制器控制器2 2（DMADMA控制器）控制器）UARTUART程序程序存储器存储器PIOPIO数据数据存储器存储器系统总线系统总线控制器控制器1 1（系统系统CPUCPU）仲裁器仲裁器Avalon总线的仲裁

29、方式第68页/共120页 ISA总线的特点16位同步并行总线，与原来的8位XT总线兼容；最大速度8MHz，最佳数据传输率20MB/s，比XT总线几乎快了近一倍；支持10位I/O地址、24位M地址、15级硬件中断、7级DMA通道，可产生I/O等待状态，可进行 8位或16位数据存取。ISA总线的机械特性 ISA总线的信号定义 ISA总线的信号周期ISA总线（AT总线）标准第69页/共120页ISA总线的机械特性元件面A焊接面B元件面C焊接面DXT总线第70页/共120页ISA总线的机械特性第71页/共120页ISA总线的信号定义1.数据线SD0SD152.低位地址SA0SA19、高位地址线LA17

30、LA23 3.控制信号线u M读/写(/MEMR)/(/MEMW)、IO读/写(/IOR)/(/IOW)u 地址使能AEN(高电平表示DMA周期)u 地址锁存允许BALE、数据总线高字节使能SBHE u 中断请求IRQ27、IRQ1014u DMA请求/响应DRQ/DACK13、DRQ/DACK57u IO通道准备好/IO CH RDYu 16位M片选/MEMCS16、16位IO片选/IOCS16第72页/共120页ISA总线的信号周期8位M读/写周期：4个T，最多可插入6个TW8位IO读/写周期：5个T，最多可再插入5个TW16位M读/写周期：5个T，最多可再插入5个TW16位IO读/写周期

31、：6个T，最多可再插入4个TWDMA周期：5个TDMA，最多可再插入5个TDMA 中断响应周期：2个中断响应周期8个T第73页/共120页74PCI总线Peripheral Component Interconnect，外部设备互连总线，在CPU与外设之间提供了一条独立的数据通道，使得每种设备都能直接与CPU联系，支持即插即用PCI总线信号必备的PCI总线信号包括地址信号、数据信号、接口控制信号、错误报告信号、仲裁信号和系统信号可选的PCI总线信号包括64位总线扩展信号、接口控制信号、中断信号、Cache支持信号和边界扫描信号第74页/共120页75PCI总线架构PCI总线是多层次总线第75页

32、/共120页76PCI总线插座示意图根据电源电压和位数不同分为4种长插槽188针，短插槽124针第76页/共120页77PCI插槽实物照片第77页/共120页78PCI总线信号第78页/共120页79必备的PCI总线信号地址和数据信号AD31:0，双向三态C/BE3:0，双向三态，低有效PAR，奇偶校验信号，双向三态接口控制信号FRAME，帧周期信号，低电平有效IRDY，主设备准备好信号，低电平有效TRDY，从设备准备好信号，低电平有效STOP，从设备要求主设备停止当前数据传输，低电平有效IDSEL，初始化设备选择，输入DEVSEL，设备选择信号，低电平有效第79页/共120页80必备的PCI

33、总线信号（续）四 错误报告信号PERR，报告数据奇偶检验错，低电平有效SERR，系统出错信号，低电平有效五 仲裁信号REQ，总线占用请求信号，双向三态，低有效GNT，总线占用允许信号，双向单台，低有效六 系统信号CLK：时钟，输入RST，复位，输入第80页/共120页81可选的PCI总线信号64位总线扩展信号AD64:32，双向三态C/BE7:4，双向三态，低电平有效REQ64，64传输请求，低电平有效ACK64，表示从设备将用64位传输，低电平有效PAR64，奇偶双字节校验，双向三态，低电平有效接口控制信号LOCK，锁定信号，低电平有效中断信号INTA/INTB/INTC/INTD，中断信号

34、，低电平有效，漏极开路第81页/共120页82可选的PCI总线信号（续）四 Cache支持信号SBO，试探返回信号，低电平有效，输入或输出SDONE，表示命中一个缓冲行，输入或输出。有效时，表明探测完成，无效时，表明探测结果仍未确定五 边界扫描信号TDI，数据输入TDO，数据输出TCK，时钟TMS，模式选择TRST，复位第82页/共120页83PCI总线命令表C/BE3:0命令类型说明0000中断应答（中断识别）0001特殊周期0000I/O读（从I/O口地址中读数据）0011I/O写（向I/O口地址空间写数据）0100保留0101保留0110存储器读（从内存空间映像中读数据）0111存储器写

35、（从内存空间映像中写数据）1000保留1001保留1010配置读1011配置写1100存储器多行读1101双地址周期1110存储器读一行1111存储器写并无效第83页/共120页84PCI总线读时序突发读时序，可连续多字节操作第84页/共120页85串行通信总线串行总线上的信息则按位传输，通常只需1根或2根数据线，没有地址总线、控制总线采用差分信号(differential signal)传输技术具有低功耗、低误码率、低串扰和低辐射等优点高速串行总线的三大特征差分信号传输以数据包形式传送信息(地址、数据、命令)点对点通信串行通信的通信方式、距离、速率、差错控制、传输方式COM口 RS-232、

36、RS-485串行通信接口USB接口SPI/QSPI串行扩展接口I2CMicrowire第85页/共120页86总线共享技术数据压缩技术数据压缩技术多级编码技术多级编码技术各种调制解调各种调制解调技术技术 时分复用频分复用第86页/共120页87串行数据的通信方式单工半双工双工多工第87页/共120页88串行通信传输距离串行数据在基带传送方式下（指信号按原样传输），通常只能传输几十米至几百米，并且传输速率越大，传输距离越短调制解调方法包括频移键控FSK、幅移键控ASK、相移键控PSK等方式串行接口MODEMMODEM计算机串行接口计算机串行接口第88页/共120页89串行通信传输速率比特率(bp

37、s)：系统单位时间内传送有效二进制数据的位数波特率：通信线路上基本电信号状态的变化频率基波传送方式：比特率波特率载波传送方式：比特率波特率n110、300、600、1200、2400、4800、9600、15200第89页/共120页90串行通信的差错控制差错控制方式检错重发ARQ(Automatic Repeat Request)：接收端检错并要求重发，要反馈，通信效率低，差错控制简单前向纠错FEC(Forward Error Correction)：接收端纠正错误，差错控制电路复杂混合纠错HEC(Hybrid Error Correction)：综合前2者，误码率低检错：如何发现传输中的错

38、误，奇偶校验纠错：发现错误后,如何消除和纠正错误，CRC第90页/共120页91传输方式串行同步：收发双方需要使用（传送）同一时钟信号串行异步：双方时钟不要求严格同步串行同步同步方式：传输信息的字节与字节之间、位与位之间均与时钟严格同步通常以数据块为基本单位进行传送第91页/共120页92串行同步同步字符或同步标志或采用硬件同步信号确定传送的起始位置，然后传送准备好的信息数据，最后发送CRC校验字符同步串行数据传输格式第92页/共120页93异步串行通信以字符为基本单位帧间异步，无需使用（传送）同一时钟源，收发双方的时钟在误差范围内帧内各位按固定时序和顺序传送第93页/共120页94异步串行通

39、信接收判决收发双方的本地时钟波特率因子n波特率Tn16时起始位数据位b0接收方检测到低电平连续检测到8次低电平后确认收到起始位收到起始位后每隔16个时钟脉冲T对数据线采样1次，以确保可以在稳定状态接收到该bit数据8T16T16T接收到的信号本地时钟第94页/共120页95异步通信数据帧结构1位起始位，再从最低位（b0）开始传送7位信息位，然后是1位奇偶校验位，最后是1位（或1.5位、2位）停止位偶校验、一位停止位时传送数据53H时的波形停止位校验位D6D5D4D3D2D1D0起始位1 0 1 0 1 0 0 1 1 0第95页/共120页EIA RS-232类总线标准 该类标准最初为远程通信

40、连接数据终端设备DTE（如计算机）与数据通信设备DCE（如MODEM）而制定，一般用于异步串行通信。一、EIA RS232C 1、机械特性：连接器、传输电缆 2、电气特性：信号电平、信号名称二、EIA RS422/423、485 第96页/共120页RS-232C标准规定的连接器及电缆 232接口可以使用DB-25（25芯）或DB-9（9芯）插头座。通常插座在DTE端，插头DCE端。DTE上的25针公插头（插针）DCE上的9针母插头（插孔）因为信号的传输距离与传输电容有关，EIA标准规定被驱动电路/终端的电容(包括电缆连接电容)必须小于2500pF，这时电缆最长为50英尺(15.24mm)。第

41、97页/共120页RS-232C标准规定的信号电平特性状态信号电平15V-3V+3V+15V数据“1”“0”功 能断（OFF）通（ON）1.RS232采用负逻辑可提高抗干扰能力和增加传送距离；传 号和空号状态间6V的差距极大地提高了数据传输的可靠性。2.RS232和TTL互连时必须使用相应的电平转换器，如MC1488/1489、MAX232等。第98页/共120页RS-232C标准规定的信号内容 RS232规定了22条控制线，但常用的只有9条。在某些简单控制场合，也可能只使用三线连接。2脚RXD3脚TXD5脚GND1脚DCD4脚DTR6脚DSR7脚RTS8脚CTS9脚 RI2脚RXD3脚TXD

42、5脚GND1脚DCD4脚DTR6脚DSR7脚RTS8脚CTS9脚 RIDTE（计算机）DCE（Modem）9孔-9针电缆（远距离）2脚RXD3脚TXD5脚GND4脚DTR1脚DCD6脚DSR7脚RTS8脚CTS9脚 RI2脚RXD3脚TXD5脚GND4脚DTR1脚DCD6脚DSR7脚RTS8脚CTS9脚 RI9孔-9孔电缆（近距离）DTE（计算机）DTE（计算机）第99页/共120页RS-422/423、485标准 与RS-232C兼容 支持更高的传输速率 支持更远的传送距离 增加信号数量 改善接口的电气特性第100页/共120页USB总线标准 USB总线的特点连接简单快捷，支持P&P及热拔插

43、，无需电源接口体积小，兼容性好，支持多连接；3种传送速度、4种传送模式适用于各种外设半双工异步串行总线，具有主从结构（USB OTG）USB系统的硬件构成 USB系统的软件构成第101页/共120页USB系统硬件构成USB HOSTUSB DEVICEUSB HUB 由于连线不能过长(5m)，所以通常最多只能级连5级。USB OTG第102页/共120页USB系统软件构成主控制器驱动程序(Host Controller Driver)通过HUB完成初始化，在主控制器与USB设备之间建立通信信道，并完成对USB交换的调度。设备驱动程序(USB Device Driver)安装在计算机中，通常由操

44、作系统或USB设备制造商提供。USB芯片驱动程序(USB Driver)固化在USB芯片内部，在设备上电时进行初始化，并根据设备特征在请求发生时组织数据传输。第103页/共120页USB的包格式令牌包令牌包数据包数据包握手包握手包主机主机设备设备标志包(令牌包)数据包握手包主机主机设备设备标志包（令牌包）数据包握手包发送过程：接收过程：第104页/共120页3/16/2023SPI:Serial Peripherals Interface SPI是Motorola公司推出的一种同步串行接口，有主控（微控制器）和从属（外设）两种工作模式。可用于单主控器同标准外设芯片的通信，如：ADC、LCD控制

45、器、串并移位寄存器；也可用于组建菊花链或并行总线式的多主控器同步网络；第105页/共120页SPI网络结构设备A设备B设备C时钟选通数据设备A设备B设备C时钟选通数据1菊花链结构总线结构数据2第106页/共120页SPI的分布移位寄存器无需说明数据传送方向从属选择时钟第107页/共120页108 同步同步串行通信接口串行通信接口 有有主、从主、从模式模式 全双工全双工通信通信 主机移位频率可调主机移位频率可调 丰富的丰富的中断源中断源 多种错误检测机制多种错误检测机制SPI总线的基本特性第108页/共120页SPI时序Zlg7289第109页/共120页 由由PhilipsPhilips公司推

46、出的用于公司推出的用于ICIC之间的一种二线制全双向之间的一种二线制全双向同步串行扩展总线同步串行扩展总线串行数据线串行数据线SDASDA、串行时钟线、串行时钟线SCLSCLI I2 2C C总线标准总线标准第110页/共120页I2C总线特点 硬件结构具有相同硬件接口界面 SDA(数据线)和SCL(时钟线)总线接口器件地址独立性大,每个I2C器件拥有唯一器件地址 软件操作一致性第111页/共120页I2C总线器件X24F008 flashzlg7290发送器TransmitterTransmitter：发送数据到总线的器件；接收器ReceiverReceiver：从总线接收数据的器件；主机M

47、asterMaster：初始化发送、产生时钟信号和终止发送的器件；从机SlaveSlave：被主机寻址的器件。第112页/共120页I2C总线数据有效性数据线SDA SDA 的电平状态必须在时钟线SCL SCL 处于高电平期间保持稳定不变。SDA SDA 的电平状态只有在SCL SCL 处于低电平期间才允许改变。但是在I2C I2C 总线的起始和结束时例外。某些其它的串行总线协议可能规定数据在时钟信号的边沿（上升沿或下降沿）有效，而I2C I2C 总线则是电平有效。第113页/共120页I2C总线起始条件和停止条件起始条件：当SCL SCL 处于高电平期间时，SDA SDA 从高电平向低电平跳

48、变时产生起始条件。总线在起始条件产生后便处于忙的状态。起始条件常常简记为S S。停止条件：当SCL SCL 处于高电平期间时，SDA SDA 从低电平向高电平跳变时产生停止条件。总线在停止条件产生后处于空闲状态。停止条件简记为P P。第114页/共120页I2C总线从机地址uI2C 总线不需要额外的地址译码器和片选信号。u多个具有I2C 总线接口的器件都可以连接到同一条I2C 总线上，它们之间通过器件地址来区分。主机是主控器件，它不需要器件地址，其它器件都属于从机,必须保证同一条I2C 总线上所有从机的地址都是唯一确定的。u一般从机地址由7 位地址位和一位读写标志（R/W）组成，7 位地址占据

49、高7 位，读写位在最后。读写位是0，表示主机将要向从机写入数据；读写位是1，则表示主机将要从从机读取数据。第115页/共120页I2C总线数据传输I2C I2C 总线以字节为单位收发数据,传输到SDA SDA 线上的每个字节必须为8 8 位。每次传输的字节数量不受限制。首先传输的是数据的最高位（MSBMSB，第7 7 位），最后传输的是最低位（LSBLSB，第0 0 位）。另外，每个字节之后还要跟一个响应位，称为应答。应答位产生遵循“谁接收谁产生”原则.0.0为应答，1 1为非应答。S:S:起始位（STARTSTART）SA:SA:从机地址（Slave AddressSlave Address

50、）,7,7 位W/W/：写标志位（WriteWrite），1 1 位R R：读标志位（ReadRead），1 1 位A A：应答位（AcknowledgeAcknowledge），1 1 位A/A/：非应答位（Not Not AcknowledgeAcknowledge）1 1 位D D：数据（DataData），每个数据都必须是8 8 位；P P：停止位（STOPSTOP）；阴影：主机产生的信号；无阴影：从机产生的信号。第116页/共120页现场总线 现场总线也称现场网络，现场总线也称现场网络，是一种是一种工业数据总线工业数据总线，指安装，指安装在制造或过程区域的现场装置在制造或过程区域的现