数字逻辑第7讲(编码器和译码器).ppt

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1、College of computer science,SWPUComputer ScienceComputer Science数字逻辑数字逻辑Digital logic主主 讲讲 颜俊华颜俊华第七讲第七讲编码器和译码器编码器和译码器编码器和译码器编码器和译码器数字逻辑数字逻辑 College of Computer Science,SWPU重重 点点掌握编码器工作原理掌握编码器工作原理掌握译码器工作原理掌握译码器工作原理掌握用译码器实现逻辑函数掌握用译码器实现逻辑函数数字逻辑数字逻辑 College of Computer Science,SWPU编码器编码器(Encoder)编码：编码：编

2、码：编码：是指用文字、符号和数码来表示某种信是指用文字、符号和数码来表示某种信是指用文字、符号和数码来表示某种信是指用文字、符号和数码来表示某种信息的过程。息的过程。息的过程。息的过程。在数字系统中，由于采用二进制运算处理数据，在数字系统中，由于采用二进制运算处理数据，在数字系统中，由于采用二进制运算处理数据，在数字系统中，由于采用二进制运算处理数据，因此通常将信息编成若干位二进制代码。在逻因此通常将信息编成若干位二进制代码。在逻因此通常将信息编成若干位二进制代码。在逻因此通常将信息编成若干位二进制代码。在逻辑电路中，信号都是以高、低电平的形式给出。辑电路中，信号都是以高、低电平的形式给出。辑

3、电路中，信号都是以高、低电平的形式给出。辑电路中，信号都是以高、低电平的形式给出。编码器：编码器：编码器：编码器：实现编码的数字电路，把输入的每个实现编码的数字电路，把输入的每个实现编码的数字电路，把输入的每个实现编码的数字电路，把输入的每个高低电平信号编成一组对应的二进制代码。高低电平信号编成一组对应的二进制代码。高低电平信号编成一组对应的二进制代码。高低电平信号编成一组对应的二进制代码。数字逻辑数字逻辑 College of Computer Science,SWPU二进制编码器二进制编码器二进制编码器：对二进制编码的组合电路。二进制编码器：对二进制编码的组合电路。二进制编码器：对二进制编

4、码的组合电路。二进制编码器：对二进制编码的组合电路。假设某编码器有假设某编码器有假设某编码器有假设某编码器有n n n n个输入端个输入端个输入端个输入端,I I I I0 0 0 0,I I I I1 1 1 1,I I I In-1n-1n-1n-1,有有有有m m m m个输出端个输出端个输出端个输出端Y Y Y Y0 0 0 0，Y Y Y Y1 1 1 1，Y Y Y Ym-1m-1m-1m-1 。为了不使输出发生混。为了不使输出发生混。为了不使输出发生混。为了不使输出发生混乱而产生错误，普通编码器规定，在任何给定的乱而产生错误，普通编码器规定，在任何给定的乱而产生错误，普通编码器规

5、定，在任何给定的乱而产生错误，普通编码器规定，在任何给定的时刻，时刻，时刻，时刻，n n n n个输入端中只能有一个有效，其余个输入端中只能有一个有效，其余个输入端中只能有一个有效，其余个输入端中只能有一个有效，其余n-1n-1n-1n-1个个个个都不能出现。同时也可以知道，输入端的个数与都不能出现。同时也可以知道，输入端的个数与都不能出现。同时也可以知道，输入端的个数与都不能出现。同时也可以知道，输入端的个数与输出端的个数有以下关系：输出端的个数有以下关系：输出端的个数有以下关系：输出端的个数有以下关系：数字逻辑数字逻辑 College of Computer Science,SWPU二进制

6、编码器二进制编码器编码器的输出代码可以是原码形式也可以是反编码器的输出代码可以是原码形式也可以是反编码器的输出代码可以是原码形式也可以是反编码器的输出代码可以是原码形式也可以是反码形式。码形式。码形式。码形式。与十进制数数值对应的二进制码为原码。与十进制数数值对应的二进制码为原码。与十进制数数值对应的二进制码为原码。与十进制数数值对应的二进制码为原码。把原码各位取反得到的码为反码。把原码各位取反得到的码为反码。把原码各位取反得到的码为反码。把原码各位取反得到的码为反码。数字逻辑数字逻辑 College of Computer Science,SWPU二进制编码器二进制编码器例：设计一个输入为例

7、：设计一个输入为8个高电平有效信号，个高电平有效信号，输出为原码输出的输出为原码输出的3位二进制编码器。位二进制编码器。组合逻辑电路设计步骤？组合逻辑电路设计步骤？数字逻辑数字逻辑 College of Computer Science,SWPU二进制编码器二进制编码器真值表真值表I0 I1 I2 I3 I4 I5 I6 I7Y2 Y1 Y03 3位二进制编码器的真值表位二进制编码器的真值表1 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0

8、 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1二进制二进制编码器编码器Y0Y1Y2I0I1I72n个个输输入入n个个输输出出数字逻辑数字逻辑 College of Computer Science,SWPU二进制编码器二进制编码器逻辑表达式逻辑表达式Y Y1 1、Y Y0 0略略略略数字逻辑数字逻辑 College of Computer Science,SWPU二进制编码器二进制编码器化简化简 利用利用约束项约束项来化简来化简数字逻辑数字逻辑 College of Computer Science,SWPU二

9、进制编码器二进制编码器逻辑表达式逻辑表达式逻辑表达式逻辑表达式数字逻辑数字逻辑 College of Computer Science,SWPU二进制编码器二进制编码器逻辑电路图（注意：与逻辑电路图（注意：与I0无关）无关）8 8线线线线-3 3线线线线编编编编码码码码器器器器 数字逻辑数字逻辑 College of Computer Science,SWPU二进制编码器二进制编码器思考：如果用与非门实现的话，思考：如果用与非门实现的话，Y2Y2、Y1Y1、Y0Y0的的表达式该如何变？表达式该如何变？数字逻辑数字逻辑 College of Computer Science,SWPU二进制优先编

10、码器二进制优先编码器二进制编码器：要求任何时刻只能有一个有效二进制编码器：要求任何时刻只能有一个有效二进制编码器：要求任何时刻只能有一个有效二进制编码器：要求任何时刻只能有一个有效输入。输入。输入。输入。如果某时刻同时出现多个有效输入该如何处理如果某时刻同时出现多个有效输入该如何处理如果某时刻同时出现多个有效输入该如何处理如果某时刻同时出现多个有效输入该如何处理？设定优先级（设定优先级（设定优先级（设定优先级（prioritypriority）即采用优先编码器。）即采用优先编码器。）即采用优先编码器。）即采用优先编码器。不是对所有有效输入信号进行编码，而是根据不是对所有有效输入信号进行编码，而

11、是根据不是对所有有效输入信号进行编码，而是根据不是对所有有效输入信号进行编码，而是根据设计时规定好的信号优先编码顺序，选择其中设计时规定好的信号优先编码顺序，选择其中设计时规定好的信号优先编码顺序，选择其中设计时规定好的信号优先编码顺序，选择其中相对优先级最高的输入信号进行编码。相对优先级最高的输入信号进行编码。相对优先级最高的输入信号进行编码。相对优先级最高的输入信号进行编码。数字逻辑数字逻辑 College of Computer Science,SWPU二进制优先编码器二进制优先编码器例：设计一个例：设计一个例：设计一个例：设计一个8 8线线线线-3-3线优先编码器，线优先编码器，线优先

12、编码器，线优先编码器，在输入的在输入的在输入的在输入的8 8 8 8个信号个信号个信号个信号I I0 0 I I7 7中，中，中，中，I I7 7的优先级最高，的优先级最高，的优先级最高，的优先级最高，I I6 6次之，依次之，依次之，依次之，依此类推，此类推，此类推，此类推，I I0 0最低。最低。最低。最低。数字逻辑数字逻辑 College of Computer Science,SWPU二进制优先编码器二进制优先编码器真值表真值表真值表真值表数字逻辑数字逻辑 College of Computer Science,SWPU二进制优先编码器二进制优先编码器逻辑表达式逻辑表达式逻辑表达式逻辑

13、表达式数字逻辑数字逻辑 College of Computer Science,SWPU二进制优先编码器二进制优先编码器逻辑图逻辑图逻辑图逻辑图8线线-3线线优优先先编编码码器器数字逻辑数字逻辑 College of Computer Science,SWPU二进制优先编码器二进制优先编码器思思考考：如果将输入和输出改为以低电平为有效信号，那么逻辑表达式是怎么样的呢？逻辑图呢？数字逻辑数字逻辑 College of Computer Science,SWPU中规模集成优先编码器中规模集成优先编码器输输入入输输出出使能输出，用于级联使能输出，用于级联EO选通输出选通输出GS使能输入使能输入EIE

14、I_L有效有效有输入请求有输入请求GS_L有效有效EI_L有效有效没有输入请求没有输入请求EO_L有效有效数字逻辑数字逻辑 College of Computer Science,SWPU等效门符号等效门符号（摩根定理）（摩根定理）反相器反相器缓冲器缓冲器数字逻辑数字逻辑 College of Computer Science,SWPUA2A1A0GSEOEII7I0A2A1A0GSEOEII7I0Q15_LQ8_LQ7_LQ0_LY0Y1Y2Y3GS2 2个个74x14874x148级联为级联为16164 4优先编码器优先编码器数字逻辑数字逻辑 College of Computer Sci

15、ence,SWPU输入：由输入：由输入：由输入：由8 8 8 864646464，需需需需8 8 8 8片片片片74x14874x14874x14874x148每片优先级不同（怎样实现？）每片优先级不同（怎样实现？）每片优先级不同（怎样实现？）每片优先级不同（怎样实现？）保证高位无输入时，次高位才工作保证高位无输入时，次高位才工作保证高位无输入时，次高位才工作保证高位无输入时，次高位才工作 高位芯片的高位芯片的高位芯片的高位芯片的EOEOEOEO端接次高位芯片的端接次高位芯片的端接次高位芯片的端接次高位芯片的EIEIEIEI端端端端用用8-38-3优先编码器优先编码器74x14874x148级

16、联为级联为64-664-6优先编码器优先编码器A2A1A0GSEOEII7I0片间优先级的编码片间优先级的编码 利用第利用第9 9片片74x14874x148 每片的每片的GSGS端接到第端接到第9 9片的输入端片的输入端 第第9 9片的输出作为高片的输出作为高3 3位（位（RA5RA5RA3RA3）片内优先级片内优先级片间优先级片间优先级 输出：输出：6 6位位低低3 3位位高高3 3位位8 8片输出片输出A2A2A0A0通过或门作为通过或门作为最终输出的低最终输出的低3 3位位RA2RA2RA0RA0数字逻辑数字逻辑 College of Computer Science,SWPU分析判定

17、优先级电路：（利用分析判定优先级电路：（利用74x148 74x148）8个个_电平有效输入电平有效输入I0_LI7_L，_的优先级最高的优先级最高 地址输出地址输出A2A0，_电平有效电平有效 若输出若输出AVALID高电平有效，则表示高电平有效，则表示_A2A1A0GSEOEI74x148I7I0I0_LI7_LA2A1A0AVALID低低I0_L至少有一个输入有效至少有一个输入有效高高数字逻辑数字逻辑 College of Computer Science,SWPU设计判定优先级电路：设计判定优先级电路：（利用（利用74x148 74x148）8个输入个输入I0I7高电平有效，高电平有效

18、，I7优先级最高优先级最高 地址输出地址输出A2A0，高电平有效高电平有效 如果没有输入有效，为如果没有输入有效，为111且输出且输出IDLE有效有效I7I0A2A1A0IDLEA2A1A0GSEOEII7I074x148数字逻辑数字逻辑 College of Computer Science,SWPU二二-十进制优先编码器十进制优先编码器二二-十进制优先编码器：十进制优先编码器：BCD码编码器码编码器uu真值表：教材真值表：教材真值表：教材真值表：教材P112 P112 P112 P112 表表表表3-93-93-93-9 uu逻辑图：教材逻辑图：教材逻辑图：教材逻辑图：教材P112 P11

19、2 P112 P112 图图图图3-12 3-12 3-12 3-12 数字逻辑数字逻辑 College of Computer Science,SWPU译码器（译码器（Decoder）译码：把代码状态的特定含义翻译过来的过程译码：把代码状态的特定含义翻译过来的过程译码：把代码状态的特定含义翻译过来的过程译码：把代码状态的特定含义翻译过来的过程为译码。为译码。为译码。为译码。译码器：实现译码操作的逻辑电路。就是把一译码器：实现译码操作的逻辑电路。就是把一译码器：实现译码操作的逻辑电路。就是把一译码器：实现译码操作的逻辑电路。就是把一种代码转换为另一种代码的电路。种代码转换为另一种代码的电路。种

20、代码转换为另一种代码的电路。种代码转换为另一种代码的电路。一般说来，输出编码比输入编码位数多。一般说来，输出编码比输入编码位数多。一般说来，输出编码比输入编码位数多。一般说来，输出编码比输入编码位数多。数字逻辑数字逻辑 College of Computer Science,SWPU一种最常用的情况一种最常用的情况使能使能输入输入编码编码输出输出编码编码映射映射译码器（译码器（decoderdecoder）编码器（编码器（encoderencoder）n位二进制码位二进制码2n中取中取1码码使能使能输入输入编码编码输出输出编码编码映射映射2n中取中取1码码n位二进制码位二进制码数字逻辑数字逻辑

21、 College of Computer Science,SWPU译码器译码器设设设设二进制译码器的输入端为二进制译码器的输入端为二进制译码器的输入端为二进制译码器的输入端为n n个，则输出端为个，则输出端为个，则输出端为个，则输出端为2 2n n个，且对应于输入代码的每一种状态，个，且对应于输入代码的每一种状态，个，且对应于输入代码的每一种状态，个，且对应于输入代码的每一种状态，2 2n n个个个个输出中只有一个为输出中只有一个为输出中只有一个为输出中只有一个为1 1 1 1（或为（或为（或为（或为0 0 0 0），其余全为），其余全为），其余全为），其余全为0 0 0 0（或为（或为（或为

22、（或为1 1 1 1）。）。）。）。二进制译码器可以译出输入变量的全部状态，二进制译码器可以译出输入变量的全部状态，二进制译码器可以译出输入变量的全部状态，二进制译码器可以译出输入变量的全部状态，故也称为变量译码器。故也称为变量译码器。故也称为变量译码器。故也称为变量译码器。数字逻辑数字逻辑 College of Computer Science,SWPU译码器译码器二进制译码器二进制译码器二进制译码器二进制译码器2-42-4译码器译码器Y0Y1Y2Y3A0A1EN 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1

23、0 0 0输输 入入EN A1 A2输输 出出 Y3 Y2 Y1 Y02-42-4二进制译码器真值表二进制译码器真值表数字逻辑数字逻辑 College of Computer Science,SWPU译码器译码器 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0输输 入入EN A1 A2输输 出出 Y3 Y2 Y1 Y02-42-4二进制译码器真值表二进制译码器真值表Y0=EN (A1 A2)Y1=EN (A1 A2)Y2=EN (A1 A2)Y3=EN (A1 A2)Yi=EN mi数字逻辑数字逻辑 C

24、ollege of Computer Science,SWPU2-4译码器译码器数字逻辑数字逻辑 College of Computer Science,SWPU 大规模元件的逻辑符号大规模元件的逻辑符号Y0Y1Y2Y3GAB1/2 74x139Y0Y1Y2Y3GAB1/2 74x139Y0Y1Y2Y3GAB1/2 74x139G_LABY0_LY1_LY2_LY3_L数字逻辑数字逻辑 College of Computer Science,SWPU译码器译码器 例 设计一个3线-8线译码器 真真值值表表数字逻辑数字逻辑 College of Computer Science,SWPU译码器译

25、码器逻辑表达式逻辑表达式数字逻辑数字逻辑 College of Computer Science,SWPU译码器译码器逻逻辑辑图图3线线|8线线译译码码器器数字逻辑数字逻辑 College of Computer Science,SWPU集成二进制3-8译码器数字逻辑数字逻辑 College of Computer Science,SWPUN0N1N2N3EN_L+5VD0_LD7_LD8_LD15_L用用74x13874x138设计设计4-16译码器译码器思路：思路：16 16个输出需要个输出需要 片片74x13874x138？Y0Y7ABCG1G2AG2BY0Y7ABCG1G2AG2BU1

26、U2 任何时刻只有任何时刻只有一片在工作。一片在工作。4 4个输入中，个输入中，哪些位控制片选哪些位控制片选哪些位控制输入哪些位控制输入数字逻辑数字逻辑 College of Computer Science,SWPU集成二进制3-8译码器思考：思考：用用用用74x13874x138设计设计设计设计 5 5-32-32 译码器译码器译码器译码器3232个输出需要多少片个输出需要多少片个输出需要多少片个输出需要多少片74x13874x138？控制任何时刻只有一片工作控制任何时刻只有一片工作控制任何时刻只有一片工作控制任何时刻只有一片工作 利用使能端利用使能端利用使能端利用使能端5 5个输入的低个

27、输入的低个输入的低个输入的低3 3位控制输入位控制输入位控制输入位控制输入5 5个输入的高个输入的高个输入的高个输入的高2 2位控制片选位控制片选位控制片选位控制片选 利用利用利用利用 2 2-4-4 译码器译码器译码器译码器数字逻辑数字逻辑 College of Computer Science,SWPU用译码器和逻辑门实现逻辑函数用译码器和逻辑门实现逻辑函数F=(X,Y,Z)(0,3,6,7)=(X,Y,Z)(1,2,4,5)对于二进制译码器：对于二进制译码器：Yi=EN mi 当使能端有效时，当使能端有效时，Yi=mi对低电平有效输出：对低电平有效输出：Yi_L=Yi 当使能端有效时，当

28、使能端有效时，Yi_L=mi=MiABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138数字逻辑数字逻辑 College of Computer Science,SWPU用译码器和逻辑门实现逻辑函数用译码器和逻辑门实现逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138F+5VF=(X,Y,Z)(0,3,6,7)当使能端有效时当使能端有效时Yi=mi数字逻辑数字逻辑 College of Computer Science,SWPU用译码器和逻辑门实现逻辑函数用译码器和逻辑门实现逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x13

29、8+5VFF=(X,Y,Z)(0,3,6,7)数字逻辑数字逻辑 College of Computer Science,SWPU=M1 M2 M4 M5=m1 m2 m4 m5F=(X,Y,Z)(1,2,4,5)ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VF数字逻辑数字逻辑 College of Computer Science,SWPU七段显示译码器七段显示译码器abcdefg dp公共阴极公共阴极abcdefgdp常用的有：常用的有：半导体数码管（半导体数码管（LEDLED）液晶数码管（液晶数码管（LCDLCD）abcdefg dp公共阳极公共阳极数字逻辑

30、数字逻辑 College of Computer Science,SWPU七段显示译码器七段显示译码器输入信号：输入信号：输入信号：输入信号：BCDBCD码（用码（用码（用码（用A3A2A1A0A3A2A1A0表示）表示）表示）表示）输出：七段码（的驱动信号）输出：七段码（的驱动信号）输出：七段码（的驱动信号）输出：七段码（的驱动信号）a ga g 1 1 表示亮，表示亮，表示亮，表示亮，0 0 表示灭表示灭表示灭表示灭abcdefg111111011011010011111数字逻辑数字逻辑 College of Computer Science,SWPU七七段段显显示示译译码码器器的的真真值

31、值表表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10

32、0 0 1 1 1 10 0 0 0 0 0 0A3 A2 A1 A0a b c d e f g0123456789101112131415数字逻辑数字逻辑 College of Computer Science,SWPUBCD-七段显示译码器的卡诺图七段显示译码器的卡诺图Ya=A3A2A2A0+A3A1+A2A0Yb=A3A1+A2A1A0+A2A1A0数字逻辑数字逻辑 College of Computer Science,SWPUBCD-七段显示译码器的卡诺图七段显示译码器的卡诺图Yc=A3A2+A2A1A0Yd=A2A1A0+A2A1A0+A2A1A0数字逻辑数字逻辑 College

33、of Computer Science,SWPUBCD-七段显示译码器的卡诺图七段显示译码器的卡诺图Ye=A2A1+A0Yf=A3A2A0+A1A0+A2A1数字逻辑数字逻辑 College of Computer Science,SWPUBCD-七段显示译码器的卡诺图七段显示译码器的卡诺图Yg=A3A2A1+A2A1A0数字逻辑数字逻辑 College of Computer Science,SWPU二十进制译码器二十进制译码器输入：输入：BCDBCD码码输出：十中取一码输出：十中取一码Y0Y9I0I1I2I3多余的多余的6 6个状态如何处理？个状态如何处理？输出均无效：拒绝输出均无效：拒绝

34、“翻译翻译”作为任意项处理作为任意项处理 电路内部结构简单电路内部结构简单数字逻辑数字逻辑 College of Computer Science,SWPU二二-十十进进制制译译码码器器0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1I3 I2 I1 I00123456789Y0_L Y9_L伪伪码码任任 意意 项项