【教学课件】第六章阵列处理机.ppt

《【教学课件】第六章阵列处理机.ppt》由会员分享，可在线阅读，更多相关《【教学课件】第六章阵列处理机.ppt（32页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、 第六章 阵列处理机并行处理机n阵列处理机（Array Processor）也称并行处理机（Parallel Processor）通过重复设置大量相同的处理单元PE（Processing Element），将它们按一定方式互连成阵列，在单一控制部件CU（Control Unit）控制下，对各自所分配的不同数据并行执行同一组指令规定的操作。操作级并行的SIMD计算机。目录n阵列处理机的原理 nSIMD计算机的互连网络 n脉动阵列处理机 1 阵列处理机的原理 n阵列处理机的构形与特点nILLIAC IV的处理单元阵列结构nILLIAC IV的并行算法举例 系统型号SIMD计算系统结构和性能语言、编

2、译器和软件支持MasParMP-1系列102416384个PE,26 GIPS或1.3 Gflops;每个PE带 16KB本 地存储器,X-Net网格加一个多级交叉开关互连网Fortran77,MasPar Fortran(MPF)和 MasPar并行应用语言;X窗口UNIX/OS,符号调试程序,可视化和动画制作程序典型并行处理机Active Memory Technology DAP600系列1K位/PE方形网格互连成4096PE的细粒、位片SIMD阵列，正交4-邻位链接，20GIPS和560Mflops峰 值 性能由主机VAX/VMS或 UNIX Fortran-plus 或 DAP上AP

3、AL提供，主机的 Fortran77或 C;与Fortran90标准有关的Fortran-plusThinking Machines公司CM-265536个 PE排 成 10维超立方体,每个PE可有1M位存储器,32个 PE共 享FPU选件,峰值速度28 Gflops和持续速度5.6 Gflops由 VAX,Sun或Symbolics 360主机驱动,PARIS支持的 Lisp编 译 器、Fortran90、C*和*Lisp阵列处理机的构形与特点n分布式存储器的阵列处理机构形 n集中式共享存储器的阵列处理机构形n一台阵列处理机由五个部分组成n多个处理单元PEn多个存储器模块Mn一个控制器CUn

4、一个互连网络ICNn一台输入输出处理机IOP分布式存储器的阵列处理机n各处理单元设有局部存储器PEM（Processing Element Memory）,存放被分布的数据；只能被本处理单元直接访问n控制部件CU设有存放程序和数据的主存储器n整个系统在CU控制下运行用户程序和部分系统程序n处理单元之间可通过互联网络ICN（Interconnection Network）n目前的大部分阵列处理机是基于分布式存储器模型的系统LM0互连网络PE0CULM1PE1LMn-1PEn-1IOP举例n60年代研制，1972年Burroughs公司的ILLIAC IV阵列处理机n1979年美国Goodyear

5、公司MPPn1974年设计、1980年英国ICL公司的分布式阵列处理机DAPn美国Thinking Machines公司的CM-2nMasPar公司的MP-1nActive Memory Technology的DAP 600集中式共享存储器的阵列处理机 n存储器由K个存储体集中组成，经互联网络ICN为全部N个处理单元所共享n互联网络用于在处理单元与存储体分体之间进行转接而构成数据通路n对准网络（Alignment Network）nBurroughs公司和伊利若大学联合BSP PE0互连网络CUPE1PEn-1IOPSM0SM1SMk-1阵列处理机的特点 n背景-科学计算n有限差分、矩阵、信号

6、处理、线性规划n数组、向量处理n资源重复，利用并行性中的同时性n简单而规整的互联网络-设计重点n专用机n与并行算法紧密相联 阵列处理机n阵列处理机实质上是由n专门对付数组运算的处理单元阵列组成的处理机n专门从事处理单元阵列的控制及标量处理的处理机n专门从事系统输入输出及操作系统管理的处理机n组成的一个异构型多处理机系统ILLIAC IV的处理单元阵列结构 n阵列处理机上并行算法的研究与结构紧密联系在一起n并行处理机处理单元阵列的结构又是适合于一定类型计算问题而专门设计的结构ILLIAC 的处理单元阵列结构PU63PU0PU8PU1PU9PU7PU15PU56PU57PU63PU56PU57PU

7、63PU0PU1PU7PU7PU55PU8PU16PU0闭合螺线阵列特点n闭合螺线阵列n任意单元的最短距离不超过7步n一般来讲：个处理单元组成的阵列中，任意两个处理单元之间的最短距离不会超过 步n处理单元为通常的累加型运算器，把类加寄存器RGA中的数据和存储器来的数据进行操作 ILLIAC IV的并行算法举例 n矩阵加 n矩阵乘 n累加和 矩阵加 n两个8*8矩阵相加，把分量放在每一个PEM内n算法：LDA ALPHA ADRN ALPHA+1 STA ALPHA+2n说明n速度提高64倍；n信息如何分布于局部存储器的算法与系统结构及求解问题直接相关；矩阵相加的存储器分配A(0,0)C(0,0

8、)B(0,0)A(0,1)C(0,1)B(0,1)A(7,7)C(7,7)B(7,7)PEM0PEM1PEM63矩阵乘n设A、B和C为三个8*8的二维矩阵计算：C=A*B,矩阵乘（续）nSISD 算法：DO 10 I=0,7 DO 10 J=0,7 C(I,J)=0 DO 10 K=0,7 10 C(I,J)=C(I,J)+A(I,K)*B(K,J)n说明 nSISD算法需8*8*8=512次运算矩阵乘（续）nSIMD算法：DO 10 I=0,7 C(I,J)=0 DO 10 K=0,7 10 C(I,J)=C(I,J)+A(I,K)*B(K,J)n说明 nSIMD算法需8*8=64次运算矩阵

9、乘的存储器分配A(0,0)A(1,0):A(7,0)B(0,0)B(1,0):B(7,0)C(0,0)C(1,0):C(7,0)PEM0A(0,1)A(1,1):A(7,1)B(0,1)B(1,1):B(7,1)C(0,1)C(1,1):C(7,1)PEM1A(0,7)A(1,7):A(7,7)B(0,7)B(1,7):B(7,7)C(0,0)C(1,7):C(7,7)PEM7累加和n将N个数按顺序相加累加和（续）nSISD算法：C=0 DO 10 I=0,7 10 C=C+A(I)n说明n需要8次加法累加和（续）nSIMD算法：递归相加n说明n需要 次加法n速度提高n置全部PEi为活跃状态，

10、0i7n全部A(I)从PEMi的单元读到相应PEi的累加寄存器RGAi中，0i7;n令k=0;n将全部PEi的(RGAi)转送到传送寄存器RGRi，0i7；n将全部PEi的(RGRi)经过互连网络向右传送2k步距，0i7;n令j=2k-1n置PE0至PEj为不活跃状态；n处于活跃状态的所有PEi执行(RGAi):=(RGAi)+(RGRi)，ji7；nk:=k+1;n 如k3，则转回第四步，否则往下继续执行；n置全部PEi为活跃状态，0i7;n将全部PEi的累加寄存器内容(RGAi)存入相应PEMi的+1单元中，0i7。A6PE6A5PE5A4PE4A3PE3A2PE2A1PE1A0PE0A7PE76,75,64,53,42,31,20,100706050403020,104736251403020,10K=0K=1K=2循环阵列处理机的缺点n许多问题不能很好地映射为严格的数据并行算法n在某一时刻，阵列处理机只能执行一条指令，当程序进入条件执行并行代码时，效率会下降n很大程度上是单用户系统，不容易处理多个用户要同时执行多个并行程序情况n不适合于小规模的系统n使用定制的VLSI，无法赶上通用CPU的性能和成本改进n控制单元相对成本高的价格不再有效