【教学课件】第四章组合逻辑电路清华课件数电课件.ppt

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1、第三章第三章 组合合逻辑电路路内容提要内容提要本章重点介本章重点介绍组合合逻辑电路的特点、分析与路的特点、分析与设计。在此基在此基础上，介上，介绍常用的集成常用的集成组合合逻辑电路。最后介路。最后介绍组合合逻辑电路上存在地路上存在地竞争冒争冒险现象，象，产生的原因及生的原因及消除的方法。消除的方法。在在这一章中，一章中，应能在能在给定定电路的情况下，分析其路的情况下，分析其逻辑功能；也可在功能；也可在给定定逻辑要求的情况下，用要求的情况下，用逻辑电路路实现。另外。另外对于集成于集成组合合逻辑电路，如路，如编码器、器、译码器、器、数据数据选择器等，器等，应了解其了解其电路的路的逻辑功能、功能、输

2、出出输入的入的逻辑关系、利用它关系、利用它们实现逻辑功能。功能。重点是重点是译码器和数器和数据据选择器。器。=资料继续更新见：http:/ QQ:964236090 全部考研视频成本价 发邮件到免费送讲义最新考研辅导班视频光盘，基础班，强化班，冲刺班，全程高清，内部讲义免费送讲义免费下载：=本章主要内容本章主要内容4.1 概述概述 4.2 组合合逻辑电路的分析和路的分析和设计 4.3 若干常用的若干常用的组合合逻辑电路路 4.4 组合合逻辑电路中的路中的竞争冒争冒险现象象4.1 概述概述 1.1.组合合逻辑电路的特点路的特点任意任意时刻的刻的输出出仅仅取决于取决于该时的的输入，与入，与电路路原

3、来的状原来的状态无关。无关。例如例如对于于图所示所示电路路其其输出端的出端的逻辑式式为输出和出和输入的真入的真值表如表表如表4.1所示所示 此此电路路为半加器，当半加器，当输入端的入端的值一定一定时，输出的取出的取值也随之确定，与也随之确定，与电路的路的过去状去状态无关，无存无关，无存储单元，元，属于属于组合合逻辑电路。路。2.逻辑功能的描述功能的描述逻辑功能的描述可以用功能的描述可以用逻辑函数、函数、逻辑图及真及真值表表来来实现。由于。由于逻辑图不不够直直观，一般需要将其，一般需要将其转换成成逻辑函数或真函数或真值表的形式。表的形式。对于任何一个多于任何一个多输入、多入、多输出的出的组合合逻

4、辑电路来路来讲，都可以用所示框都可以用所示框图来表示。来表示。其中：其中：a1、a2 an表示表示输入入变量，量，y1、y2 ym表示表示输入入变量量，4.1 概述概述 其其输出出输入的入的逻辑关系可表述关系可表述为 在在电路路结构上信号的流向是构上信号的流向是单向性的，向性的，没有从没有从输出端到出端到输入端的反入端的反馈。电路的基路的基本本组成成单元是元是逻辑门电路，不含路，不含记忆元件。元件。但由于但由于门电路有延路有延时，故，故组合合逻辑电路也路也有延有延迟时间。4.1 概述概述 4.2.1 组合合逻辑电路的分析方法路的分析方法4.2 组合合逻辑电路的分析方法和路的分析方法和设计方法方

5、法 组合合逻辑电路分析就是路分析就是给定某定某逻辑电路，分析其路，分析其逻辑功能。功能。分析的步分析的步骤为a.由所由所给电路写出路写出输出端的出端的逻辑式；式；b.将所得的将所得的逻辑式式进行化行化简；d.由真由真值表分析表分析电路的路的逻辑功能，即是做什功能，即是做什么用的。么用的。c.由化由化简后的后的逻辑式写出式写出输出出输入的真入的真值表；表；例例4.2.1 分析分析图 所示所示逻辑电路的路的逻辑功能。功能。解：解：a.由由图可得可得4.2.1 组合合逻辑电路的分析方法路的分析方法b.化化简：其卡其卡诺图为化化简后后4.2.1 组合合逻辑电路的分析方法路的分析方法c.由上述最由上述最

6、简逻辑式可得式可得输出出输入入的真的真值表如表所示表如表所示d.由真由真值表可知此表可知此电路路为非一致非一致电路，即路，即输入入A、B、C取取值不一不一样时输出出为1,否否则为0.其其电路的特路的特点是无反点是无反变量量输入。入。4.2.1 组合合逻辑电路的分析方法路的分析方法表表4.2.1例例4.2.2 分析分析图所示所示电路的路的逻辑功能功能解：由解：由图可得可得其真其真值表表为其其逻辑功能功能为半加器。半加器。4.2.1 组合合逻辑电路的分析方法路的分析方法练习：如：如图所示所示电路，分析其路，分析其逻辑功能。功能。解：解：输出端的出端的逻辑式式为输出出输入真入真值表表为由真由真值表表

7、可知，可知，为全加器全加器4.2.1 组合合逻辑电路的分析方法路的分析方法4.2.2 组合合逻辑电路的路的设计方法方法 组合合逻辑电路的路的设计就是根据就是根据给出的出的实际逻辑问题，求出，求出实现这一一逻辑功能的功能的最最简单逻辑电路。路。所所谓的最的最简就是指就是指实现的的电路所用的器件数最少、路所用的器件数最少、器件的种器件的种类最少、器件之最少、器件之间的的连线也最少。也最少。其步其步骤为一、一、进行行逻辑抽象抽象1.分析事件的分析事件的逻辑因果关系，确定因果关系，确定输入入变量和量和输出出变量；量；2.定定义逻辑状状态的含的含义，即，即逻辑状状态的的赋值；3.根据根据给定的定的逻辑因

8、果关系列出因果关系列出逻辑真真值表。表。逻辑抽象的其步抽象的其步骤二二、写出、写出逻辑函数式函数式4.2.2 组合合逻辑电路的路的设计方法方法根据根据对电路的具体要求和路的具体要求和实际器件的器件的资源情况而定。源情况而定。如与非与非式，或非或非式等。如与非与非式，或非或非式等。五五、根据化、根据化简或或变换后的后的逻辑函数式，画出函数式，画出逻辑电路路的的连接接图。六六 工工艺设计由得到的真由得到的真值表写出表写出输出出变量的量的逻辑函数式。函数式。三、三、选定器件的定器件的类型型四四、将、将逻辑函数化函数化简或或变换成适当地形式成适当地形式组合合逻辑电路的路的设计过程也可用程也可用图的框的

9、框图来表示来表示4.2.2 组合合逻辑电路的路的设计方法方法例例设两个一位二两个一位二进制数制数A和和B，试设计判判别器，若器，若AB,则输出出Y为1，否，否则输出出Y为0.解：解：1.由由题意列出真意列出真值表表为2.由真由真值表写出表写出输出端的出端的逻辑式式3.画出画出逻辑电路路图，如，如图所示所示4.2.2 组合合逻辑电路的路的设计方法方法例例3.2.4 设 x 和和y 是两个两位的二是两个两位的二进制数，其中制数，其中xx1 x2，yy1 y2，试设计一判一判别器，当器，当x y 时，输出出为1；否否则为0，试用与非用与非门实现这个个逻辑要求要求解：根据解：根据题意列出真意列出真值表

10、表为由真由真值表写出表写出输出函数式出函数式为卡卡诺图为4.2.2 组合合逻辑电路的路的设计方法方法则化化简后的后的逻辑函数函数为逻辑电路路为4.2.2 组合合逻辑电路的路的设计方法方法练习1.试设计一一逻辑电路供三人表决使用。每人有一路供三人表决使用。每人有一电键，如果他如果他赞成，就按成，就按电键，表示，表示为1;如果不如果不赞成，不按成，不按电键，表示，表示0.表决表决结果用指示灯表示。若多数果用指示灯表示。若多数赞成，成，则指指示灯亮，示灯亮，输出出为1,否否则不亮不亮为0。2.某同学参加四某同学参加四门课程考程考试，规定定(1)课程程A及格得及格得1分，分，不及格不及格为0分；分；(

11、2)课程程B及格得及格得2分，不及格分，不及格为0分；分；（3)课程程C及格得及格得4分，不及格分，不及格为0分；（分；（4)课程程D及格及格为5分，不及格分，不及格为0分。若分。若总得分大于得分大于8分（含分（含8分），分），则可可结业。试用与非用与非门实现上述上述逻辑要求。要求。3.设计一个一位二一个一位二进制全减器：制全减器：输入被减入被减数数为A，减数，减数为B，低位来的借位数，低位来的借位数为C，全减差全减差为D，向高位的借位数，向高位的借位数为Ci.4.2.2 组合合逻辑电路的路的设计方法方法4.3 若干常用的若干常用的组合合逻辑电路路4.3.1 编码器器编码：为了区分一系列不同的

12、事物，将其中的每个事物了区分一系列不同的事物，将其中的每个事物用二用二值代代 码表示。表示。编码器：器：由于在二由于在二值逻辑电路中，信号是以高低路中，信号是以高低电平平给出的，故出的，故编码器就是把器就是把输入的每一个高低入的每一个高低电平信号平信号变成一个成一个对应的二的二进制代制代码。编码器分器分为普通普通编码器和器和优先先权编码器。器。根据根据进制可分制可分为二二进制制编码器和二十器和二十进制制编码器器I0I7为信号信号输入端，高入端，高电平有效；平有效；Y2Y1Y0为三位三位二二进制代制代码输出端，由出端，由于于输入端入端为8个，个，输出端出端为3个，故也叫做个，故也叫做8线3线编码

13、器器一、一、普通普通编码器器4.3.1 编码器器 如如3位二位二进制普通制普通编码器，也称器，也称为8线3线编码器，其框器，其框图如如图所示所示其其输出出输入的真入的真值表表为4.3.1 编码器器利用无关利用无关项化化简得得到到其其输出端出端逻辑式式为特点：任何特点：任何特点：任何特点：任何时时刻只允刻只允刻只允刻只允许输许输入一个入一个入一个入一个编码编码信号信号信号信号其其逻辑电路如路如图所示所示4.3.1 编码器器图4.3.2 3位二位二进制制编码器（器（8线3线编码器）器）二二、优先先编码器器 普通普通编码器每次只能器每次只能输入一个信号。而入一个信号。而优先先编码器器可以同可以同时输

14、入几个信号，但在入几个信号，但在设计时已已经将各将各输入信入信号的号的优先先顺序排好。当几个信号同序排好。当几个信号同时输入入时，优先先权最高的信号最高的信号优先先编码。下面以下面以8线3线优先先编码器器74HC148为例，其例，其逻辑符号如符号如图所示，内部所示，内部电路如路如书P170图4.3.3.所示。所示。4.3.1 编码器器链接接图4.3.3 由由P170图可知，如果不考可知，如果不考虑输出出扩展端，展端，8线-3线优先先编码器（器（设I7优先先权最高，最高，I0优先先权最低）最低）其其输出端的出端的逻辑式式为4.3.1 编码器器其中其中S为选通通输入端，当入端，当S0时，S 1时所

15、有所有输出端均被出端均被锁定在高定在高电平，即平，即 I 7 I 011。当。当S1时，S 0，编码器正常工作。器正常工作。链接接 由由P170图可知，不考可知，不考虑扩展端，展端，8线-3线优先先编码器（器（设I7优先先权最高，最高，I0优先先权最低）其真最低）其真值表如表所示表如表所示4.3.1 编码器器输输 入入输输 出出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000链接接 为了了扩展展电路的功能和使用的灵活性，在路

16、的功能和使用的灵活性，在8线3线优先先编码器器74HC148中附加了中附加了选通通输出端出端Y S和和扩展端展端Y EX，且由，且由P170图可知可知4.3.1 编码器器链接接为0时，电路路工作工作无无编码输入入为0时，电路工作路工作有有编码输入入74HC148的真的真值表如下表表如下表4.3.1 编码器器不可能出不可能出现现00工作，且工作，且有输入有输入01工作，但工作，但无输入无输入10不工作不工作11状态状态说明：明：4.3.1 编码器器4.3.1 编码器器例例试用两片用两片74HC148接成接成16线4线优先先编码器，将器，将A 0 A 1516个低个低电平平输入信号入信号编为000

17、01111 16个个4位二位二进制代制代码，其中，其中A 15的的优先先权最高，最高，A 0的的优先先权最低最低解：解：a.要求要求16个个输入端，正好每个入端，正好每个74LS148有有8个个输入端，入端，两片正好两片正好16个个输入端入端,满足足输入端的要求；入端的要求；4.3.1 编码器器（1）（2）b.根据根据优先先权的要求，若第一片的的要求，若第一片的优先先级比第二片高，比第二片高，则第一片的第一片的输入入为A 15 A 8，第二片的，第二片的输入入为A 7 A 0。当第一片工作，即有。当第一片工作，即有输入信号入信号时，第，第二片禁止工作，也就是使得第二片的二片禁止工作，也就是使得

18、第二片的S 1。不可能出不可能出现现00工作，且工作，且有输入有输入01工作，但工作，但无输入无输入10不工作不工作11状态状态由表中可知可将第一片的由表中可知可将第一片的Y S接到第二片接到第二片的的S 上上4.3.1 编码器器（1）（2）A 15A 8A 7A 0c.由于由于74HC148输出端只有出端只有3个，要想根据要求个，要想根据要求输出出为4线，必，必须借用第一片的借用第一片的扩展端展端Y EX。由于。由于有有输入入时，Y EX0，无，无输入入时Y EX1，故加反相器可作，故加反相器可作输出四位二出四位二进制数制数码的最高位。的最高位。4.3.1 编码器器d.由于由于74HC148

19、禁止工作或允禁止工作或允许工作而无工作而无输入信号入信号时，输出端的状出端的状态为111,故故输出四位二出四位二进制代制代码的低三位的低三位可由两片可由两片输出端与非构成。出端与非构成。不可能出不可能出现现00工作，且工作，且有输入有输入01工作，但工作，但无输入无输入10不工作不工作11状态状态（1）（2）A 15A 8A 7A 0其其逻辑接接线图如如图所示。所示。4.3.1 编码器器优先先级第一片第一片为高高优先先权只有只有(1)无无编码输入入时，(2)才允才允许工作工作第第(1)片片Y EX0时表示表示对A 15 A 8 的的编码低低3位位输出出应是两片的是两片的输出的出的“与非与非”三

20、、三、二十二十进制制优先先编码器器74LS147 即将十个信号即将十个信号编成成10个个BCD代代码。其内部。其内部逻辑图见书P173图所示。其所示。其逻辑符号如符号如图所示所示4.3.1 编码器器其中：其中：I 9 I 0为10个个输入信号，入信号，I 9的的优先先权最高，最高，I 0的的优先先权最低；最低；Y 3 Y 0为四位二四位二进制制BCD码的的输出端出端其功能表其功能表为注：注：1.当当I 0有有输入信号，其他入信号，其他输出出为高高电平，平，输出出Y 3 Y 2 Y 1 Y 01111；4.3.1 编码器器2.输出代出代码为对应二二进制制BCD码的反的反码，如，如I 60时，输出

21、出为Y 3 Y 2 Y 1 Y 01001，为0110的反的反码4.3.2 译码器器 译码器就是将每个器就是将每个输入的二入的二进制代制代码译成成对应的的输出高、低出高、低电平信号，和平信号，和编码器逆器逆过程。常用的程。常用的译码器分器分为二二进制制译码器、二十器、二十进制制译码器和器和显示示译码器。器。一、二一、二进制制译码器器 即将即将N位二位二进制代制代码译成成2N个高低个高低电平平信号，称信号，称为N线 2N线译码器。如器。如N3,则可可译2N8个高低个高低电平平信号，称信号，称为3线8线译码器。器。图为3线8线译码器的框器的框图。其中：其中：A2A0二二进制代制代码输入端；入端；Y

22、7Y0信号信号输出端出端图4.3.6 3线8线译码器的框器的框图其真其真值表如表表如表4.3.2 译码器器输输 入入输输 出出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000各各输出端出端逻辑式式为称称为最小最小项译码器器 上述最小上述最小项3线8线译码器由二极器由二极管与管与门阵列构成的列构成的电路如路如图所示所示 设Vcc5V，输入信号的高低入信号的高低电平平为3V和和0V，二，二极管极管导通通压降降为0.7V4.3.2

23、 译码器器1.二极管与二极管与门阵列列构成的构成的3位二位二进制制译码器器图4.3.7二极管与二极管与门阵列列构成的构成的3线8线译码器器则当当A2A1A0=010时，则只有只有Y21图4.3.7二极管与二极管与门阵列列构成的构成的3线8线译码器器4.3.2 译码器器注：二极管构成的注：二极管构成的译码器器优点是点是电路路比比较简单。缺点是。缺点是电路的路的输入入电阻低阻低输出出电阻高。另外阻高。另外存在存在输出出电平移平移动问题。通常用在中。通常用在中大大规模的集成模的集成电路路中。中。2.中中规模集成模集成译码器器74HC1384.3.2 译码器器74HC138是由是由CMOS门构成的构成

24、的3线8线译码器，其器，其逻辑图如如图所示所示图4.3.8附加附加控制控制端端输出端出端低低电平平有效有效输入端入端输出端的出端的逻辑式可以写成式可以写成图为74HC138的的逻辑符号符号图4.3.9 74HC138的的逻辑符号符号4.3.2 译码器器4.3.2 译码器器11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1输输 出出输输 入入其其逻辑功能表功能表为注：注：1

25、1111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1输输 出出输输 入入4.3.2 译码器器b.当当S11，S 2 S 30时，译码器器处于工作状于工作状态111111101111111101110111111010110111110111010111101110010111011111100110111110100101111111000111111110000111111

26、11XXX1X1111111XXXX0A0A1A2S1输输 出出输输 入入4.3.2 译码器器11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1输输 出出输输 入入4.3.2 译码器器c.当当译码器工作器工作时，输出端的出端的逻辑式式为或写成或写成 由上面分析可知，由上面分析可知，输出端的出端的逻辑式是以式是以输入的三入的三个个变量最小量最小项取反的形式，故取反的形式，故

27、这种种译码器也叫最小器也叫最小项译码器。器。4.3.2 译码器器图4.3.9 74HC138的的逻辑符号符号例例3.3.2 试用两片用两片3线8线译码器器74HC138组成成4线16线译码器，将器，将输出的出的4位二位二进制代制代码D3 D2 D1 D0译成成16个独立的低个独立的低电平信号平信号Z 0 Z 15解：由于解：由于74HC138为3线8线译码器，要构成器，要构成4线16线译码器，需要器，需要4个个输入地址入地址线，故要除了，故要除了74HC138的的3个个输入端外，入端外，还要利用附加控制端，根据要利用附加控制端，根据74HC138功功能表能表,利用利用S1和和S 2及及S 34

28、.3.2 译码器器实现的的电路如路如图所示所示4.3.2 译码器器图4.3.10D3=0（1）片工作，）片工作，（2）片不工作）片不工作D3=1（1）片不）片不工作，（工作，（2）片工）片工作作 二十二十进制制译码器就器就是将是将10个个BCD代代码译成成10个高低个高低电平的平的输出信号，出信号，BCD码以外的以外的伪码（10101111），），输出均无低出均无低电平信号平信号产生生。74HC42即即为二十二十进制的制的译码器，其内部器，其内部逻辑图如如图所示，所示，二二 、二十、二十进制制译码器器4.3.2 译码器器图4.3.11其其输出端出端逻辑式式为4.3.2 译码器器三、用三、用译码

29、器器设计组合合逻辑电路路1.基本原理基本原理由于由于译码器的器的输出出为最小最小项取反，而取反，而逻辑函数可函数可以写成最小以写成最小项之和的形式，故可以利用附加的之和的形式，故可以利用附加的门电路路和和译码器器实现逻辑函数。函数。2.举例例例例4.3.1 利用利用74HC138设计一个多一个多输出的出的组合合逻辑电路，路，输出出逻辑函数式函数式为：解：先将要解：先将要输出的出的逻辑函数化成最小函数化成最小项之和的形式，之和的形式，即即4.3.2 译码器器将要将要实现的的输出出逻辑函数的最小函数的最小项之和的形式两次之和的形式两次取反，即取反，即由于由于74HC138的的输出出为4.3.2 译

30、码器器则用用74HC138实现的的电路如路如图所示所示图4.3.12例例4.3.2 试利用利用3线8线译码器器74HC138及与非及与非门实现全减器，全减器，设A为被减数，被减数，B为减数，减数，CI为低位的借位，低位的借位，D为差，差，CO为向高位的借位。向高位的借位。解：解：a.由由题意得出意得出输出、出、输入真入真值表表b.将将输出端出端逻辑式写成最小式写成最小项之和之和的形式，并利用反演定律化成与非的形式，并利用反演定律化成与非与非式。与非式。4.3.2 译码器器c.由由74HC138的的输出可知出可知故：故：d.其其实现的的电路路图如如图所示所示4.3.2 译码器器例例4.3.3 由

31、由3线8线译码器器74HC138所所组成的成的电路如路如图所示，所示，试分析分析该电路的路的逻辑功能。功能。解：各解：各输出端的出端的逻辑式式为4.3.2 译码器器输出出输入的真入的真值表表为由真由真值表可以看出表可以看出XX2X1X0作作为输入入3为二二进制数，制数，ZZ2Z1Z0作作为输出的出的3位二位二进制数，当制数，当X5时，Z0;当当2X5时，ZX2.4.3.2 译码器器四四、显示示译码器器1.七段字符七段字符显示器示器 即用七段字符即用七段字符显示示09个十个十进制数制数码，常用的七，常用的七段字符段字符显示器有半示器有半导体数体数码管和液晶管和液晶显示器两种。示器两种。a.半半导

32、体数体数码管（管（LED七段七段显示器示器)：图为半半导体数体数码管管BS201A（共阴极）的外形示意（共阴极）的外形示意图及及内部等效内部等效电路路图4.3.154.3.2 译码器器注：注：(1)半半导体数体数码管每段都是一个管每段都是一个发光二极管光二极管（LED），材料不同，），材料不同，LED发出光出光线的波的波长不同，其不同，其发光的光的颜色也不一色也不一样。(2)半半导体数体数码管分共阴极和共阳极两管分共阴极和共阳极两类，BS201A属属于共阴极于共阴极类型，因型，因为从内部从内部电路上看，其各路上看，其各发光二极光二极管的阴极是接在一起的。当外加高管的阴极是接在一起的。当外加高电

33、平平时，发光二极光二极管亮，故高管亮，故高电平有效。而共阳极内部平有效。而共阳极内部电路如路如图所示，所示，故低故低电平有效。平有效。4.3.2 译码器器(3)半半导体数体数码管的管的优点是工作点是工作电压低，体低，体积小、寿小、寿命命长、可靠性高、响、可靠性高、响应时间短、亮度高等。缺点短、亮度高等。缺点为工工作作电流大（流大（10mA）。）。4.3.2 译码器器b.液晶液晶显示器（示器（LCD显示器）：示器）：液晶是一种既有液体的流液晶是一种既有液体的流动性又具有光学特性的性又具有光学特性的有机化合物。它的透明度和呈有机化合物。它的透明度和呈现的的颜色是受外加色是受外加电场的影响，利用的影

34、响，利用这一点做成七段字符一点做成七段字符显示器。示器。七段液晶七段液晶电极也排列成极也排列成8字形，当没字形，当没有外加有外加电场时，由于液晶分子整，由于液晶分子整齐地排列，地排列，呈透明状呈透明状态，射入的光，射入的光线大部分被返回，大部分被返回，显示器呈白色；示器呈白色；2.BCD-七段七段显示示译码器器 当有外加当有外加电场，并且，并且选择不同的不同的电极极组合并加以合并加以电压，由于液晶分子的整，由于液晶分子的整齐排列被破坏，呈排列被破坏，呈浑浊状状态，射入的光射入的光线大部分被吸收，故呈暗灰色，可以大部分被吸收，故呈暗灰色，可以显示出示出各种字符来。各种字符来。液晶液晶显示器的最大

35、示器的最大优点是功耗极低，工作点是功耗极低，工作电压也低，也低，但亮度很差，另外它的响但亮度很差，另外它的响应速度速度较低。一般低。一般应用在小型用在小型仪器器仪表中。表中。4.3.2 译码器器 七段数七段数码管需要管需要驱动电路，使其点亮。路，使其点亮。驱动电路可以是路可以是TTL电路或者路或者CMOS电路，其作路，其作用是将用是将BCD代代码转换成数成数码管所需要的管所需要的驱动信信号，共阳极数号，共阳极数码管需要低管需要低电平平驱动；共阴极数；共阴极数码管需要高管需要高电平平驱动如共阴极数如共阴极数码管管BS201A4.3.2 译码器器当某段加高当某段加高电平平时，则点亮，加低点亮，加低

36、电平平时，熄，熄灭。那么如果。那么如果显示某一数字如示某一数字如“3”，则abcdg11111，fe00。下表下表为BCD七段七段显示示译码器的真器的真值表（表（驱动共阴极共阴极数数码管）管）4.3.2 译码器器输输 入入输输 出出数字数字A3A2A1 A0YaYbYcYdYeYfYg字形字形000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111101100110011211000

37、1000111311011001011141110000111115111100000004.3.2 译码器器从真从真值表画出表画出Ya Yg的卡的卡诺图，圈，圈“0”然后求反然后求反可得各可得各输出端的出端的逻辑式式各各输出端的出端的逻辑式式为4.3.2 译码器器注：注：BCD七段七段显示示译码器，不是最小器，不是最小项译码器，它是将器，它是将4位位BCD码译成成7个代个代码，广广义上也是上也是译码器。器。7448是就是按照是就是按照上面的上面的逻辑式式设计，并添加一些附加，并添加一些附加控制端和控制端和输出端，出端，集成的集成的BCD七七段段显示示译码器，可器，可以以驱动共阴极数共阴极数码

38、管。其管。其逻辑图如如图所示所示4.3.2 译码器器图4.3.16其中：其中：A3A0:四位四位BCD码的的输入端入端YaYg：驱动数数码管七段字符的管七段字符的7个个输出端出端4.3.2 译码器器其其逻辑符号如符号如图所示所示4.3.2 译码器器灯灯测试输入端入端LT：当当LT 0 时，Ya Yg全部置全部置为1，使得数使得数码管管显示示“8”4.3.2 译码器器灭零零输入入RBI：当当A3 A2 A1A0 0000时，若，若RBI 0，则Ya Yg全部置全部置为0，灭灯灯4.3.2 译码器器灭灯灯输入入/灭零零输出出BI/RBO ：当做当做为输入端入端时，若，若BI/RBO 0，无，无论输

39、入入A3 A2A1A0为何种何种状状态，无，无论输入状入状态是是什么，数什么，数码管熄管熄灭，称，称灭灯灯输入控制端入控制端当做当做为输出端出端时，只有当，只有当A3 A2A1A00000，且，且灭零零输入信号入信号RBI 0时，BI/RBO 0，输入称入称灭零零输出端：出端：因此因此BI/RBO 0表示表示译码器器将本来将本来应该显示的零熄示的零熄灭了了 图为7448驱动共阴极半共阴极半导体数体数码管管BS201A的工作的工作电路。路。4.3.2 译码器器利用利用RBI 和和RBO 的配合，的配合，实现多位多位显示系示系统的的灭零零控制，控制，图为有有灭零控制的零控制的8位数位数码显示系示系

40、统4.3.2 译码器器RBO RBIRBIRBORBO RBI图4.3.19 有有灭零控制的零控制的8位数位数码显示系示系统 数据数据选择其就是在数字信号的其就是在数字信号的传输过程中，从一程中，从一组数据中数据中选出某一个来送到出某一个来送到输出端，也叫多路开关。出端，也叫多路开关。一、一、数据数据选择器的工作原理器的工作原理3.3.3 数据数据选择器器 现以双以双4选1数据数据选择器器74HC153为例例说明数据明数据选择器的工作原理器的工作原理 其内部其内部电路如路如图所示所示图4.3.20输出端的出端的逻辑式式为其中数据其中数据选择器的器的逻辑图形符号如形符号如图所示其中之一的所示其中

41、之一的数据数据选择器的器的逻辑图如如图所示所示4.3.3 数据数据选择器器图4.3.21其中其中对于一个数据于一个数据选择器：器：4.3.3 数据数据选择器器其真其真值表如下表所示表如下表所示S 1A1A0Y11XX0000D10001D11010D12011D134.3.3 数据数据选择器器解：解：“四四选一一”只有只有2位位地址地址输入，从四个入，从四个输入入中中选中一个；中一个；“八八选一一”的八个数据需要的八个数据需要3位地位地址代址代码指定其中任何一指定其中任何一个，故利用个，故利用S 做做为第第3位地址位地址输入端，其入端，其实现电路如路如图所示所示例例试用双用双4选1数据数据选择

42、器器74HC153组成成8选1数据数据选择器。器。4.3.3 数据数据选择器器图4.3.22输出端的出端的逻辑式式为 对于于4选1数据数据选择器，在器，在S11时，输出于出于输入的入的逻辑式式为 若将若将A1、A0作作为两个两个输入入变量，量，D10D13为第三个第三个变量的量的输入或其他形式，入或其他形式，则可可由由4选1数据数据选择器器实现3变量以下的量以下的组合合逻辑函数。函数。二、二、用数据用数据选择器器设计组合合逻辑电路路4.3.3 数据数据选择器器例例4.3.5 分分别用用4选1和和8选1数据数据选择器器实现逻辑函数函数 同理，具有同理，具有n位地址位地址输入的数据入的数据选择器，

43、可以器，可以产生生任何形式任何形式输入入变量数不大于量数不大于n1的的组合合逻辑函数。函数。4.3.3 数据数据选择器器解：（解：（1）用四路数据）用四路数据选择器器实现 若将若将B、C作作为地址地址输入入线，A或其他形式作或其他形式作为各数各数据的据的输入端，将所入端，将所给的的逻辑函数表示成最小函数表示成最小项之和地之和地形式，即形式，即双双4选1数据数据选择器器74HC153的一个的一个4选1数据数据选择器器的的输出端出端逻辑函数函数为4.3.3 数据数据选择器器则和所和所给函数相比函数相比较得：得：令令A1=B，A0C，D101，D11D12D13A(2)由由8选1数据数据选择器器实现

44、 先将所先将所给逻辑函数写成函数写成最小最小项之和形式，即之和形式，即其其电路路连线如如图所示所示4.3.3 数据数据选择器器8选1数据数据选择器器74HC151的的输出端出端逻辑式式为4.3.3 数据数据选择器器比比较上面两式，令上面两式，令:A2A，A1B，A0=C，D1D2D3=0，D0D4=D5=D6=D7=1故其外部接故其外部接线图如如图所示所示4.3.3 数据数据选择器器比比较上面两式，令上面两式，令:A2A，A1B，A0=C，D1D2D3=0，D0D4=D5=D6=D7=1例例试用双用双4选1数据数据选择器器74HC153构成全减器，构成全减器，设A为被减数，被减数，B为减数，减

45、数，CI为低位的借位，低位的借位，D为差，差，CO为向向高位的借位。高位的借位。解：全减器的真解：全减器的真值表表为输出端的出端的逻辑式式为4.3.3 数据数据选择器器比比较令：令：4.3.3 数据数据选择器器则电路的路的连线图如如图所示所示4.3.3 数据数据选择器器4.3.4 加法器加法器一、一、1位加法器位加法器1.半加器半加器半加器是只考半加器是只考虑两个两个1 1位二位二进制数相加，不考制数相加，不考虑低位的低位的进位。位。其真其真值表表为输出端的出端的逻辑式式为输输 入入输输 出出ABSCO0000011010101101其其逻辑电路及路及逻辑符号如符号如图所示所示4.3.4 加法

46、器加法器图4.3.26 半加器得半加器得逻辑电路及路及逻辑符号符号逻辑电路路逻辑符号符号2.全加器全加器 全家器除了加数和被加数外，全家器除了加数和被加数外，还要考要考虑低位的低位的进位。其真位。其真值表表如左表如左表其其输出端的出端的逻辑式式为4.3.4 加法器加法器 输输 入入输输 出出ABCISCO0000000110010100110110010101011100111111 由半加器由半加器组成的全加器的成的全加器的逻辑电路和路和逻辑符号符号如如图所示所示4.3.4 加法器加法器 双全加器双全加器74LS183的内部的内部电路是按下式构建的，路是按下式构建的，如如图所示所示4.3.4

47、 加法器加法器图4.3.27二二、多位加法器、多位加法器1.串行串行进位加法器（行波位加法器（行波进位加法器）位加法器）图所示所示电路路为4位全加器，由于低位的位全加器，由于低位的进位位输出接出接到高位的到高位的进位位输入，故入，故为串行串行进位加法器。位加法器。4.3.4 加法器加法器 两个多位二两个多位二进制数相加，必制数相加，必须利用全加器，利用全加器，1位二位二进制数相加用制数相加用1个全加器，个全加器，n 位二位二进制数相加用制数相加用n个全加个全加器。只要将低位的器。只要将低位的进位位输出接到高位的出接到高位的进位位输入入图4.3.28 串行串行进位加法器位加法器结构构简单，但运算

48、速度慢。，但运算速度慢。应用用在在对运算速度要求不高的运算速度要求不高的场合。合。T692就是就是这种串行种串行进位加法器。位加法器。图4.3.284.3.4 加法器加法器输出出逻辑式式为2.超前超前进位加法器位加法器 为了提高速度，若使了提高速度，若使进位信号不逐位信号不逐级传递，而是运，而是运算开始算开始时，即可得到各位的，即可得到各位的进位信号，采用位信号，采用这个原理构个原理构成的加法器，就是超前成的加法器，就是超前进位（位（Carry Lookahead）加法）加法器，也成快速器，也成快速进位（位（Fast carry）加法器。加法器。4.3.4 加法器加法器 输输 入入输输 出出A

49、BCISCO0000000110010100110110010101011100111111 由全加器真由全加器真值表可知，表可知，高位的高位的进位信号的位信号的产生是在生是在两种情况下：两种情况下：在在AB1；在在AB1且且CI1。故。故向高位的向高位的进位信号位信号为设GiAiBi为进位生成函数，位生成函数，Pi AiBi为进位位传递函函数，数，则上式可写成上式可写成4.3.4 加法器加法器和和为：74LS283就是采用就是采用这种超前种超前进位的原理构成位的原理构成的的4 位超前位超前进位加法器，位加法器，其内部其内部电路如路如图所示所示4.3.4 加法器加法器图4.3.29以以i0和和

50、i1为例例4.3.4 加法器加法器(A0+B0)(A0 B0)(A1+B1)(A1 B1)(A0 B0)(A0+B0)(A1 B1)(A1+B1)(A0+B0)+(A0 B0)CI)逻辑图形符号如形符号如图所示。所示。超前超前进位加法器提高了运算速度，但位加法器提高了运算速度，但同同时增加了增加了电路的复路的复杂性，而且位数越多，性，而且位数越多，电路就越复路就越复杂。其中：其中：A3A0为一个四位二一个四位二进制制数的数的输入；入；B3B0为另一个二另一个二进制数的制数的输入；入；CI为最低位的最低位的进位；位；CO是最高位的是最高位的进位；位；S3S0为各位相加后的和。各位相加后的和。4.