基于ARM的图像采集与处理系统.wps

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1、大连民族学院电子信息工程课程设计报告课程名称：ARM 嵌入式系统结构与编程 题 目：基于 ARM 的图像采集与处理系统专业班级：电 子 082 学生姓名：黄小宝 张晓佳 于越 石艺丽 杨明奇 郑文星日 期：2011.10.21 指导教师：李 绍 明 摘要随着数字图像技术和电子技术的不断发展，图像采集系统已经在民用、商用和军用等各个不同的领域得到广泛的应用。发展体积小，功耗低的便携式数字图像采集系统显得非常必要，而且十分迫切。本文通过研究当前数字图像采集系统的研究成果和发展趋势，设计了一种基于FPGA 和嵌入式 ARM 组成的便携式数字图像采集系统；并对该系统设计过程中的若干问题进行了深入探讨，

2、论文重点研究了系统的硬件设计和软件实现。论文主要的研究内容包括：详细介绍了 CMOS 传感器OV9121；提出了利用 FPGA 实现对 CMOS 传感器的控制；在研究图像噪卢的机理后，提出了利用图像中值滤波消除噪声的方法：并研究了在FPGA 中实现中值滤波的方法；嵌入式 ARM 处理器 LPC2210 的功能和使用方法；ARM 处理器控制液晶显示器 TFT6758 的方法；论文详细讨论了 ARM 处理器和 FPGA 协调工作以及人机接口的实现等相关问题。论文通过分析 CMOS 传感器 OV9121 的控制方法，使用 VHDL 语言在FPGA 中实现对 CMOS 传感器的控制和图像数据的采集，设

3、计了大容量的双口 RAM 来缓存数据，并且利用 DSP Builder 在 FPGA 中实现了图像中值滤波的硬件设计。本文研究了 ARM 处理器 LPC2210 的特点，提出了利用 ARM 来控制 FPGA 图像采集的方法，设计了 FPGA 和 ARM的接口电路和控制方法。编写了 LPC2210 的 BootLoader 程序，利用ADSl 2 开发软件开发了 TFT6758 图像显示器的驱动程序，在 TFT6758上显示采集到的图像数据。最后本文对系统中存在的问题和今后努力的方向进行了总结。关键词：数字图像采集；FPGA；DSP Builder；ARM；OV912111 研究便携式数字图像采

4、集系统的意义视觉是人类最高级的感知器官，在人类感知中扮演着最重要的角色。人类约有 70的外界信息是通过视觉来获得的，图像作为一种重要的信息来源，是人类认识外部世界的有效手段。现代电子技术的高速发展，特别是计算机技术的飞速发展，图像的数字化己成为计算机进行图像处理之自 if 的必经的基本步骤。随着计算机技术、传感器技术和数字图像处理技术的迅速发展和相互渗透，进一步促进了数字图像技术的不断进步和广泛应用。多媒体通信、高清晰度电视以及图像处理、模式识别和计算机视觉等众多应用领域都对数字图像的采集与处理提出了越来越高的要求，如何获取高质量的数字式图像信息是非常重要的。由于数字图像采集技术在研究被测对象

5、方面具有非接触、可重复性好以及应用对象广泛等优点，使得图像采集在现代测量和检测领域方面具有十分广阔的市场前景。随着数字技术的不断发展，特别足数字图像传感器、大规模存储系统和彩色显示系统的发展，图像的数字处理技术也得到了飞速的发展。数字图像技术越来越多的应用于医学、生物学、法律、国防等众多行业。研究功耗和成本低、体积小、便于携带的数字图像采集系统越来越受到多方面的广泛关注。同时，数字图像采集系统又是传感器、数字图像处理、计算机接口技术等多学科的交叉和综合，涉及知识面广，其成果应用广泛，具有远大的市场前景和研究价值。12 国内外研究现状采用 PC 作为主机的图像采集系统在 80 年代-一 90 年

6、代开始流行，普遍采用当时的 ISA 总线，虽然 ISA 总线的速度为每秒十几兆，但 ISA总线标准的发展和改进已经停止，无法满足今后的高速传输数据需求。随着 ISA 总线接口在 PC 机上的消失，这种图像采集系统现在已经被使用 PCI 总线接口方式的图像采集卡所取代。当前流行的基于 PC 主机的图像采集系统一般是采用 PCI 总线的图像采集卡，PCI 总线速度非常快，达到 33MBs，可以实现摄像机图像到计算机内存的实时传送。在 Windows 平台上编制图像处理软件，利用高级语言可以开发各种满足需要的模块。由于 PCI 总线的诸多优点和当前 PCI 接口在 PC 机上的普及，这种系统是目前应

7、用最为广泛的图像采集系统。随着半导体技术的不断发展，另一种能脱离 PC 的图像采集系统也得到了飞速的发展，目前主要有两种实现方式：一种是采用嵌入式处理器 ARM+数字信号处理器 DSP 的方案，ARM 作为主控制器，控制图像传感器的图像采集、通讯接口、人机界面等，由 DSP 完成数字图像处理算法，对数字图像进行算法级处理，这是目前众多便携式图像采集系统的主要构成方式；另外一种是采用DSP+可编程逻辑芯片 FPGA 或 CPLD 的实现方法，FPGA 或 CPLD 能利用硬件描述性语言设计复杂的逻辑，可以作为整个系统的协处理器来完成某些复杂、高速传输数据的逻辑接口，例如图像传感器的控制、SDRA

8、M 存储等，由 DSP 完成整个系统的数字图像信号处理运算，配合高速存储设备，实现大数据量的吞吐，这种架构也是目前便携式图像采集系统的常用实现方式。随着现代大容量、高密度、高速度 FPGA 的出现，在这些 FPGA 中一般都内嵌有可配置的高速 RAM、PLL 以及硬件乘法器等 DSP 专用 IP 模块，而且在原有逻辑宏单元的基础上嵌入了许多面向 DSP 的专用模块，结合这些硬件资源使 DSP 丌发者能十分容易地在一片 FPGA 上实现整个 DSP 系统，同时 FPGA 中能嵌入高速的ROM 和 RAM 模块，实现高达 10Mbs 的读写速率(Altera 公司的Stratix 系列)【8】，F

9、PGA 的设计非常灵活，通用 DSP 芯片通常只有1-4 个乘法器，而在 FPGA 中可以配置数十个乘法器(例如 Altera 公司最新的低成本的 CycloneII 系列 FPGA 可以提供多达 150 个 1818 位的乘法器)，【9】用来实现通用的 DSP 功能。很多 FPGA 供应商提供了专用的丌发软件(例如 Altera 公司的 DSP Builder)，以 MATLAB 工具箱的形式出现，利用MATLAB 中的 Simulink 工具进行图像化设计，建立各种数字信号 DSP模型，完成后利用 DSP Builder 将其转换成硬件描述性语言 VHDL，通过综合、下载，最后得到能实现

10、DSP 功能的 FPGA 电路。使得 DSP 开发变得简单，而且 FPGA 高速硬件实现算法的特点使得系统处理速度和效率得到最大限度的发挥。基于 FPGA 数字信号处理开发流程见图 l 一1 所示。在研究了很多便携式图像采集系统的结构和特点后，本文选用了直接用 FPGA 作为整个数字图像采集系统的核心，利用 FPGA 完成对图像传感器的控制、数字图像的处理，嵌入式 ARM 处理器作为协处理器，负责控制显示器、人机接口等。13 本文的研究内容本文在系统分析了嵌入式系统、FPGA 的发展和图像处理的有关知识后，结合已有的研究成果，提出了以 FPGA 和 ARM 作为系统主体框架的便携式图像采集系统

11、的设计方法，重点研究了系统软硬件构成的若干问题，并通过多种软件模拟了图像采集的软硬件实现效果，以及在图像采集中遇到各种噪声模型的滤波处理的预期效果。1前言介绍便携式数字图像采集系统的应用前景、当前国内外研究现状及本文研究的主要内容。图 l 一 1 FPGA 数字信号处理开发流程2 数字图像采集的相关理论主要介绍了与数字图像采集相关的理论和技术基础，对数字图像常见噪声，数字图像处理的基本算法中值滤波、平滑滤波等进行了阐述。3FPGA 实现数字信号的方法介绍了目前 FPGA 的开发流程，VHDL 语言的相关特点和 DSP Builder 的使用。4系统硬件模块设计主要包括本文中所使用的 CMOS

12、传感器、FPGA 及 ARM 处理器、FPGA 控制 CMOS 传感器模块、FPGA 中值滤波模块的实现、ARM 处理器 LPC2210 硬件模块、TFT6758 和 ARM 的接口模块。5系统软件设计详细论述了系统的软件设计方法，主要包括 ARM处理器 LPC2210 引导程序的编写、图像显示模块的驱动、人机接口模块，FPGA 和 ARM 协同工作方法等。6 总结及展望讨论了本系统在进行数字图像采集过程中存在的问题、改进的意见和以后的工作中应努力的方向。2 数字图像采集有关理论 21 图像的数字化211 CMOS 传感器的工作原理和结构特点 I 体 16l CMOS(Complementar

13、y Metal Oxide Semiconductor，互补型金属氧化物半导体)图像传感器诞生于上个世纪八十年代，时至今 R 已发展了两代 CMOS图像传感器，第一代为 CMOS 无源像素传感器，第二代为 CMOS 有源像素传感器。其中以有源像素发展最快，已由最初的几万像素、几十万像素发展至今的百万像素，乃至上千万像素的 CMOS 图像传感器。用 CMOS 图像传感器开发的数码相机、微型和超微型摄像机已大批量进入市场。到目前为止，在开发 CMOS 图像传感器中所采用的先进的关键技术可归纳如下：(1)相关双取样(CDS)电路技术：(2)微透镜阵列制备技术；(3)彩色滤波器阵列技术；(4)数字信号

14、处理(DSP)技术；(5)抑制噪声电路技术；(6)模拟数字转换(AD)技术；(7)亚微米光刻技术。CMOS 传感器采用感光元件作为影像捕获的基本手段，感光元件的核心都是一个感光二极管(photodiode)，该二极管在接受光线照射之后能够产生输出电流，而电流的强度则与光照的强度对应，每个感光元件对应图像传感器中的一个像点，由于感光元件只能感应光的强度，无法捕获色彩信息，因此必须在感光元件上方覆盖彩色滤光片。在这方面，不同的传感器厂商有不同的解决方案，最常用的做法是覆盖RGB 红绿蓝三色滤光片，以 1：2：1 的构成由四个像点构成一个彩色像素(即红蓝滤光片分别覆盖一个像点，剩下的两个像点都覆盖绿

15、色滤光片)，采取这种比例的原因是人眼对绿色较为敏感。CMOS 传感器除了处于核心地位的感光二极管之外，它还包括放大器与模数转换电路，传感器中的每一个感光元件都直接整合了放大器和模数转换电路模块，当感光二极管接受光照、产生模拟电信号之后，电信号首先被该感光元件中的放大器放大，然后直接转换成对应的数字信号。数字图像采集有关理论每个像素点的构成为一个感光二极管和三个晶体管，而感光二极管占据的面积只是整个元件的一小部分，造成 CMOS 传感器的开口率远低于 CCD(开口率：有效感光区域与整个感光元件的面积比值)，而且 CMOS 感光元件中的放大器属于模拟器件，无法保证每个像素点的放大率都保持严格一致，

16、致使放大后的图像数据无法代表拍摄物体的原貌，体现在最终的输出结果上，就是 CMOS 传感器捕捉到的图像细节丢失情况严重且图像中噪声明显。因而在使用 CMOS 传感器的时候必须使用多种滤波手段对采集到的数字图像数据进行滤除噪声处理。当然 CMOS 传感器也具有许多优点：CMOS 传感器更容易制造、成本也非常低；CMOS 传感器采用标准的 CMOS 半导体芯片制造技术，很容易实现大批量生产，加之CMOS 的每个感光元件相互独立，即便有若干个元件出问题，也不会影响传感器的完整性；CMOS 传感器可轻松实现较高的集成度，由于采用半导体工艺制造，厂商可以将时钟发生器、DSP 处理芯片等周边电路与 CMO

17、S 传感器本身整合在一起，从而实现整个图像捕获模块的小型化，也有效降低 OEM 客户的设计难度，同时设计出体积更小的图像捕获装置；CMOS 传感器采用主动式图像采集方式，感光二极管所产生的电荷直接由晶体管放大输出，这种做法虽然导致严重的噪声，但也令 CMOS 传感器拥有超低功耗的优点，在低功耗、小型化图像采集模块等方面 CMOS 传感器都有大量的应用。但由于 CMOS 传感器的结构特点决定了所采集的图像具有大量的噪声，因而 CMOS 传感器所采集的图像必须采用处理方法进行噪声消除。212 图像的取样与量化自然界中的图像都是模拟的，模拟图像必须首先经过离散化处理后变成计算机能够识别的点阵图像数字

18、图像，计算机才能进行处理。这个过程被称为图像的采集。为了把一副模拟图像转换为数字图像，必须在坐标和幅度上都进行取样操作。数字化的坐标值称为取样，数字化幅度值称为量化。严格的数字图像是一个经过等距离矩形网格采样，对幅度进行等间隔量化的二维函数，因此数字图像实际上就是被量化的二维采样数组。用厂 G，J，)二维函数形式表示图像，在特定的坐标 G，少)处，f 的值或幅度是一个正的标量，其物理意义由图像源决定。：ggi-f(x，J，)通过脉冲相应函数b，y)转换，得到采样后的图像函数 g(x，y)见式(2-1)：gb，Y)=S(x，J，)木 h(x，y)幸 s(x，y)(2-1)其中 s(x，Y)见式(

19、22)：s(x，y)=万(X-m，y-n)(22)利用二维单位脉冲 a(x，Y)图像函数 gG，J，)进行采样，最终完成图像的数字量化。取样和量化的结果是产生一个 M 行和 N 列的矩阵，一副图像将被分成若干个小区域，每个小区域对应一个数据，也就是图像上的一个点，这样，整副图像被分为每行若干个像素(柳个)，和每列若干个像素(甩个)，及存在 mn 个像素点的集合。然后对每个像素点的灰度用 0-255 的数字表示，这就是量化过程。213 数字图像采集的常见噪声图像传感器的工作情况受各种外界因素的影响，如图像采集的光照环境、传感器本身的质量等。而且图像在传输的过程中，在信道中又会受到噪声污染。常见的

20、模拟噪声有：高斯噪声和脉冲噪声(椒盐噪声)。其中高斯噪声的概率密度随机密度由函数式(2-3)给出：pG)=丽 1 P 枷(23)其中孑表示灰度值，表示 z 的平均值或期望值，盯表示 Z 的标准差。标准方差的平方仃 2，称为 z 的方差。高斯噪声在图像中的表现是颗粒状的噪声。脉冲函数(椒盐噪声)的概率密度随机密度由函数式(24)给出。1 只 z=a p(z)=咒 z=b(2-4)1 0 其他如果 b)a，狄度值 b 在图像中将显示为一个亮点，相反，a 的值将显示一个暗点。若 P。和 P。均为 0，则脉冲噪声称为单极脉冲。若 P。和 P。均不可能为零，尤其是它们近似相等时，脉冲噪声值将类似于随机分

21、布在图像上的胡椒和盐粉微粒，所以也称其为椒盐噪声。脉冲噪声是正的话，图像中将出现白点，脉冲噪声是负的话，图像中将出现黑点，图像混入噪声后将出现如图 21 所示的情况。数字圈像采集有关理论图 2 一 I 混入了高斯噪声和脉冲噪声的图像22 数字图像降噪处理算法221 中值滤波基本原理中值滤波是由 Turkey 在 1971 年提出的一种基于排序统计理论的能有效抑制随机噪声的非线性信号处理技术。中值滤波是统计滤波器中最常见的种，是种非线性的空阳 J 滤波器，它的响应基于图像滤波器包围的图像区域巾像素的排序，然后把数字图像像素扶度的值用该点邻域中各点值的中值替代。其定义为：已知一组数列 j，2，z”

22、，*。将其按值的大小顺序排列：z5t2 53 x。则该序列的中值见式(2-1)。Y=medianxIx2=篙蒜(2-1)例如有一个序列为(1，23，4，5)这个序列的中值为 3。式 2 1 中，若把一个点的特定长度或形状的领域作为窗口，在一维情况下，中值滤波器是一个含有奇数个像素的滑动窗口。窗口 J 下中间的那个像素的值由窗口各像素值的中值来替代，设输入序列为 k，iE，为自然数集合或子集，窗口长度为 n，且令“=兰，则滤波器的输出 Y 见式(22)。Z y=medianlxI=medianxl。Jm)(2 2)图 22 的是空间滤波的处理机理，假定模板为 33 模板。掩模从左到右，从上到下在

23、待处理的图像中移动。则图像中任一点(J，)的响应可由式(23)给出。，：爿叶、坐：rlrL 一 2图 22 空间滤波的机理R=COl 毛+缈 222+.+国 929=彩 fzf(23)f；l 一个集合中的中值 x 应该是这样来定义的，在数值集合中有一半的数要小于或等于 x，也有一半的数要大于 x。对于一幅图像来说，要想对图像上的任一点作中值滤波，首先必须对掩模内的像素点及其邻域进行排序，然后确定出中值，并用将中值赋予该像素点，对于上述的 33的邻域，其中中值为第 5 个扶度值。进行空间滤波时有一个重要的问题就是，当滤波掩模靠近图像边缘的时候发生的情况。对于 33 的模板来说，当掩模中心距离图像

24、的边缘仅为一个像素时，该掩模至少有一条边与图像边缘重合。如果掩模继续向图像边缘移动，掩模的行或列就会处于图像平面之外。为了简化起见，对于边缘的处理，本文采用的是对于使掩模的中心距离图像边缘为 1 个像素时停止移动(也可以认为丢弃掉一部分图像)，这样滤波出来的图像会比原图像偏小，但保证了图像的精度。中值滤波的优点是运算简单且速度较快，在滤除随机噪声方面显示出了极好的性能，但对高斯噪声的消除效果不理想。在某些条件下，中值滤波方法可以去除噪声，保护图像边缘，使图像较好地复原，它非常适用于一些线性滤波器无法胜任的数字图像处理的应用场合。受噪声污染的图像经过中值滤波后的效果见图 23。222 均值滤波基

25、本原理均值滤波的机理同样是空间滤波，是属于一种线性滤波器，同样对于图 22 中的 33 窗口，采用局部平均法，设窗口中的中心点为(x，Y)，则该点的灰度值由式(24)给出。敛字图像采集有关理论噪声干扰图像(a)中值滤波后(b)图 2 3 中值滤波的效果图，()=；Ir(z+，+，)(24)7 hl j=l 似设图像中的噪声是随机不相关的，且为加性噪声，在窗口中噪声是独立分布的。通过上式处理后的图像将有效的降低噪声。均值滤波可以平滑图像信号，特别是可以使图像边界变得模糊，均值滤波是以牺牲图像的清晰度来实现消除噪声的。对于图像中的颗粒状的噪声例如高斯噪声，可以使用均值滤波器去除掉。3 FPGA 实

26、现数字图像处理方法 18。10I 31 Altera 公司 Cyclone II 系列 FPGA-EP2C35 的特点 017l FPGA(Field Programmable Gate Array)中文名称是现场可编程门阵列，属于大规模可编程逻辑器件的一种，EDN杂志对可编程逻辑器件作过这样的评价：“可编程逻辑器件是逻辑器件产品中增长最快的领域，这主要有两个基本原因。可编程逻辑器件不断提高的单片器件逻辑门数量集成了众多功能，不然的话这些功能只能采用大量分立逻辑和存储器芯片才能实现，这可以改善最终系统的体积、功耗、性能、可靠性和成本。同样重要的是这样的事实，在许多情况下只需要数十秒或数分钟的时

27、问，你就可以在工作站或系统组装线上配置和重新配置这些器件。这一能力提供了强大的灵活性，支持迅速对最后一分钟设计修改，以及在设计定型前对各种想法进行原型实验，同时还可满足在消费者需求和竞争压力下不断缩短的上市时间最终期限要求。”(EDN，“PLD 年度目录”，2000 年 8 月 17 同)。可编程逻辑器件能够为用户提供各种逻辑能力、特性、速度和电压特性，而且可以在任何时候对此类器件进行修改，以完成多种不同的功能。对于可编程逻辑器件，设计人员可利用价格低廉的软件工具快速丌发、仿真和测试其设计，然后将设计快速编程到器件中，并立即在实际运行的电路中对设计进行测试。采用可编程逻辑器件的另一个关键优点是

28、在设计阶段中客户可根据需要修改电路，直到对设计工作感到满意为止，这是因为可编程逻辑器件的结构是基于可重写的存储器技术，即要改变设计，只需要简单地对器件进行重新编程，一旦设计完成，客户可立即投入生产，只需利用最终软件设计文件简单地对该器件编程即可。可编程逻辑器件提供了一些重要的优点，包括：(1)在设计过程中为客户提供了更大的灵活性，因为对于可编程逻辑器件来说，设计反复只需要简单地改变编程文件就可以了，而且设计改变的结果可立即在工作器件中看到；(2)远程硬件升级。在一个硬件系统已经交给用户使用后，由于有了可编程逻辑器件，设备制造商现在可以为已经安装在现场的产品增加新功能或者进行升级。要实现这一点，

29、只需要通过 Internet 将新的编程文件下载到可编程逻辑器件中就可以在系统中创建出新的硬件逻辑；(3)有越来越多的知识产权(IP)核心库的支持。随着各大 FPGA 供应商不断的提供各 FPGA 实现数字图像处理方法种 IP 核，用户可利用这些预定义的模块在可编程逻辑器件内迅速实现系统功能。目前的 IP 核包括：复杂数字信号处理算法(FFT、FIR 等)、存储器控制器(SDRAM 等)、总线接口(PCI、SPI 等)、软核微处理器等模块。此类 IP 核为客户节约了大量时问和费用，缩短电子产品开发周期。随着各 FPGA 供应商继续致力于在可编程逻辑器件中集成更多的功能、降低其成本并提高能够节约

30、开发时间的 IP 核心的可用性，可编程逻辑器件一定会在数字设计人员中进一步普及开。CyclonelI 系列 FPGA 是继 Cyclone 系列低成本 FPGA在市场上取得成功之后，Altera 公司推出的更低成本的 FPGA，将 FPGA的密度扩展到了 68，416 个逻辑单元(LEs)，从而可以在低成本 FPGA 上实现复杂的数字系统。Cyclone II 系列 FPGA 采用 TSMC(台基电)的90nm 工艺，与竞争对手的 90nm 工艺 FPGA 相比，性能高出 60而功耗减低一半，而其价格则几乎可以与 ASIC 产品竞争。优异的性价比使其可以广泛地应用在汽车电子、消费电子、音视频处

31、理、通信以及测试测量等终端产品市场。Cyclone II 系列 FPGA 支持 Altera 公司的 NIOS II 嵌入式软核处理器。NIOS II 具有灵活的可配置特性而且可以非常容易地实现各种外设的扩展。对于并行事务处理，可以在一个 FPGA 上放置多个 NIOS II 软核，大大提高处理器的效率，也方便多个小组同时开发，进一步加快新产品研发速度。在数字信号处理方面，Cyclone II FPGA 也具有明显的优势。Cyclone II 系列 FPGA 内置最多可达 150 个 1818 的硬件乘法器，片上大容量的 M4K RAM 以及经过专门优化的对外部存储器的高速存取特性，使它们非常

32、适合数字信号处理器或数学协处理器的应用场合。Altera 公司提供的数字信号处理器 IP 核以及 DSP Builder 开发软件使数字信号处理产品的开发非常容易。CyclonelI 系列 FPGA 的结构是基于查找表(Look Up Table，LUT)结构的由大量的逻辑宏单元LE(Logic Element)所构成的可编程逻辑器件。逻辑宏单元是 FPGA 中的最小的单元，每个 LE 都包含有一个 4 输入的 LuT、一个带有同步使能的可编程触发器、一个进位链和一个级联链。其结构见图 3 一 l 所示。每 16 个 LE 组成一个逻辑阵列块 LAB(LogicArray Block)。图 3

33、1 逻辑宏单元 LE 结构图Cyclonell 系列器件主要山以行列形式排列的逻辑阵列块 LAB、嵌入式存储器块 M4K 及嵌入式乘法器组成，锁相环(PLL)为 FPGA 提供时钟，输入输出单元(1aputoutputelements，lOEs)提供输入输出接口逻辑。逻辑阵列、嵌入式存储器、嵌入式乘法器、输入输出单元以及锁相环之问可实现各种速度的信号互连。Cydonell 系列 FPGA 有片内 PLL，并有最多可达 16 个全局时钟线的全局时钟网络为逻辑阵列块、嵌入式存储器块、嵌入式乘法器和输入输出单元提供时钟。Cyclone II FPGA 的 M4K 嵌入式存储嚣块由带校验的4K 位(4

34、096 位)真双 El RAM 组成，可配制 FPGA 实现数字图像处理方法成真双口模式、简单双口模式或单口模式的存储器，位宽最高可达 36位，存取速度最高可达 260MHz，M4K 嵌入式存储器分布于逻辑阵列块之间。CycloneII 系列 FPGA 的 M4K 嵌入式存储器的容量从 1 19K 位至1152K 位不等。每个嵌入式乘法器可以配制成两个 99 或一个 1818 的乘法器，处理速度最高达 250MHz。32 VHDL 语言和 Altera FPGA 的 DSP 开发工具321 VHDL 语言VHDL 的 英 文 全 名 是 Very-HighSpeed Integrated Ci

35、rcuit HardwareDescriptionLanguage，诞生于 1982 年。1987 年底，VHDL 被IEEE 和美国国防部确认为标准硬件描述语言。自 IEEE 公布了 VHDL的标准版本，IEEE1076(简称 87 版)之后，各 EDA 公司相继推出了自己的 VHDL 设计环境，或宣布自己的设计工具可以和 VHDL 接口。此后 VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993 年，IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版本的 VHDL，即 IEEE 标准的 1076199

36、3 版本，(简称 93 版)。现在，VHDL 和 Verilog HDL 作为 IEEE 的工业标准硬件描述语言，得到众多 EDA 公司的支持，在电子工程领域，己成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL 与 Verilog HDL 语言将承担起大部分的数字系统设计任务。VHDL 主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可是部分，及端口)和内部(或称不可视

37、部分，即涉及实体的内部功能和算法完成部分)。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。应用 VHDL进行工程设计的优点是多方面的。(1)与其他的硬件描述语言相比，VHDL 具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。(2)VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。(3)VHDL 语句的行为描述能力

38、和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效、高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4)对于用 VHDL 完成的一个确定的设计，可以利用 EDA 工具进行逻辑综合和优化，并自动的把 VHDL 描述设计转变成门级网表。(5)VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。322 DSP Builder 开发工具Altera 为使用 FPGA 进行 DSP 设计提供了专用的开发工具DSP Builder 和 Quartusll。Altera 丌发的 DSP

39、 Builder 是连接 Simulink 和Quartus II 开发软件的 DSP 开发工具。在 DSP Builder 的无缝设计流程中，设计人员首先在 MATLAB 软件中进行算法设计，然后在 Simulink 软件中进行系统集成，最后将设计输出为硬件描述语。言(HDL)文件，以便在 Quartus II 软件中使用。DSP Builder 工具与 SOPC Builder 工具紧密结合，使用户能够构建整合了 Simulink 设计、Altera 嵌入式处理器以及IP 内核的系统。对于在使用可编程逻辑设计软件方面缺乏经验的设计人员来说，该设计流程非常方便、直观。DSP Builder

40、的主要特性如下：(1)实现 MATLAB 与 Simulink 软件和 Quartus II 软件的连接；(2)采用 Altera 丌发板模块，可以快速实现设计；(3)Hardware In Loop(HIL)模块加速实现 Simulink 系统级协同仿真，并提供高级调试功能：(4)支持 SignalTap II 逻辑分析仪，探测 DSP 板上的 Altera 器件信号，将数据导入 MATLAB 工作空间，方便进行直观分析；(5)自动启动 Quartus II 软件来对生成的 VHDL 进行编译；(6)支持 Simulink 软件使用的各种定点算法和逻辑操作等。Altera FPGA 中的 D

41、SP 系统设计需要高级算法设计工具与 HDL 开发工具的良好配合。Altera DSP Builder 将 MATLAB 和 Simulink 系统级设计工具的算法开发、仿真和验证功能与 Quartus II 的基于 Verilog HDL 及 VHDL语言的设计流程整合在一起，实现了这些工具的集成。DSP Builder 开发环境界面友好，帮助设计人员生成 DSP 设计硬件，从而缩短了 DSP 设计周期。已有的 MATLAB 函数和 Simulink 模块可以和 Altera DSP Builder 模块以及 Altera 知识产权(IP)MegaCore 功能相结合，将系统级设计实现和 D

42、SP 算法开发相连接。DSP Builder 支持系统、算法和硬件设计共享一个公共开发平台。设 FPGA 实现数字图像处理方法计人员可以使用 DSP Builder 模块迅速生成 Simulink 系统建模硬件。DSP Builder 包括比特和周期精度的 Simulink 模块，涵盖了算法和存储功能等基本操作。可以使用 DSP Builder 模型中的 MegaCore 集成复杂的功能。使用DSP Builder 完成设计时，首先在 MATLABSimulink 软件中建立模型文件(mdl)，DSP Builder SignalCompiler 模块读取由 DSP Builder 和Mega

43、Core 模块构建的 Simulink 建模文件(mdl)，生成 VHDL 文件，利用 FPGA 开发软件进行综合、硬件实施和仿真。DSP Builder 开发流程见图 33。4 系统硬件模块设计与实现41 数字图像采集系统组成模块在研究了大量的便携式图像采集系统后，设计采用了嵌入式处理器ARM+FPGA 构成的数字图像采集系统，图像采集系统的整体框图如图41 所示，整个系统主要由 ARM 处理器和 FPGA 两个模块构成，两个系统相对独立，互相配合完成图像采集任务。FPGA 是整个系统的核心部分，负责整个图像采集系统的工作。主要完成以下功能：(1)控制 CMOS 图像传感器工作，提供 CMO

44、S 传感器工作时序，并对图像数据进行采集；(2)利用 Quartus II 中的 LPM 模块定制一个数据缓冲器(双口 RAM)，对采集到的图像数据进行缓冲；(3)图像数据在数据缓冲器要能同时进行图像预处理，对图像进行降噪算法；(4)将滤波完成的图像数据送入 FIFO 中，并提供图像数据输出接口，可以将图像数据输出。FPGA Cylone II EP2C35 43 FPGA 图像预处理模块 i19-37l 431 中值滤波模块的设计通过 221 对中值滤波原理的分析可知，中值滤波的输出只和相邻的两行、两列图形数据有关，即是只需要通过缓冲 3X3=9 个数据，并进行排序就可以得到该模板内的中值数

45、据。因而设计的中值滤波模块的核心是 3 位数据排序模块和 3 位数据中值输出模块，比较方式见图46 所示，一共需要 30 次比较才可以得出最后的中值。其中输入数据以 x(f，)为中心的 3 行 3 列数据，其中 Al、A2、A3、B1、B2、B3 为相同的三点排序模块，可以对 3 个输入数据进行排序，自上而下的 3 个箭头表示依次输出最大值，中值，最小值，C 为 3 位数据中值输出模块，可以比较输出 3 个输入数据的中值。譬(i1，J1)x(i1j)x(i1，j+1)i(i，J 一 1)x(1，j)z(iIj+1)x(i+1j-1)x(i+1j)譬(i+1，j+I)对应的大小是不和逻辑的)，所

46、以 2 端和 5 端悬空。表 42 3 位数据比较器输出中值真值表输入数据大小关系输出 sel2：0】中值InputInput 1 InputInput3 Input 1Input3 000 Inputl InputInput l InputInput3 001 Input2 InputInput3 InputlInput3 OlO 不合逻辑InputInput3 Input 1Input3 011 Input InputInput 1 InputInput3 Input 1Input 1 InputInput3 101 不合逻辑InputInput 1 InputInput3 Input 1

47、Input 1 InputInput3 Input lInput3 ll l Inputl 对于一个 33 的模板，共有 9 个数据，可以采用 3 个数据一组，求出中值，再将 3 表 43 模板地址A0 Al=A0+240 A2=A1+240 A3=A0+l A4=A1+l A5=A2+l A6=A3+l A7=A4+l A8=A5+1 当 A0 加到 239 后，A4-480，A6-241，A6 这个存储单元的数据并不是 A4 的邻域，而是下一行数据的开始，如果不进行处理，中值滤波的结果会出错。这个图像边缘的处理，常用的方法是在模板扫到这个窗口时，直接输出 0，即当 A0 到达图像边缘时(即

48、 A0=320 的整数倍一 2)，直接输出中值为 0，这样带来的问题是图像的边缘会出现黑线同时图像比原来小。15 位的计数器可以使用 VHDL 语言来编写，用 CASE 语句实现，在 9 个不同的状态下，计数器输出不同的地址，将 9 个模板数据依次取出。when A0=addout=addin；一产生地址 A0 addoutl=addin；一=A0 addout2=addin；。=A0 nexts；tateaddout=addin2；一产生地址 A3=A0+240 addoutl=addin2；一=A0+240 addout2_addin；一一=A0 nextstateaddout=addin

49、l；一产生地址 A4=A1+1 addoutl=addinl：一=A1+1 addout2=addin；一=A0 nextstateaddout=addinl；一产生地址 A7=A4+l addoutl=addin；=AO addout2=addin2；一=A0+240 nextstateaddout=adddin2；一产生地址 A2=A1+240 addoutl=addin2；一一=A1+240 addout2=addin；一一=A0 nextstateaddout=addinl：一产生地址 A5=A2+l addoutl=addinl；一=A2+1 addout2_addin；一-=A0

50、next stateaddout=addin1；一产生地址 A8=A5+1 addout l=addin；一=AO addout2=addin；一=A0 nextstateaddout=addinl；一产生地址 A3=A0+l addoutl-addinl；一=A0+1 addout2_addin；-=A0 nextstateaddout=addinl；一产生地址 A6=A3+l addout l=addin；addout2=addin；next stateclock almoztf 圳 at 32788 10 bh5 x 3276,9word；nst 系统便仆模块的设计与实现44 嵌入式 A