同步时序逻辑电路设计.pdf

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1、 同步时序逻辑电路设计 2 作者：日期：个人收集整理 勿做商业用途 3 综合性、设计性实验报告 姓名_赵菁 学号_ 专业_通信工程_ 班级_ 实验课程名称_?数字电子技术实验?_ 指导教师及职称潘学文 讲师_ 开课学期 至 学年 _学期 上课时间 年 月 日 湖南科技学院教务处编印 个人收集整理 勿做商业用途 4 设计题目 同步十进制加法计数器 小组合作 是(否 小组成员 1实验目的：1.掌握同步时序逻辑电路的设计方法。2.学会使用触发器设计时序逻辑电路。3.学习由触发器构成计数器的方法及其逻辑功能的测试方法。2实验仪器及器件 1数字电子技术实验箱 1 台 .器件:与非门4LS，-K 触发器

2、74LS12，D 触发器 74S74。3.实验内容 应用触发器构成同步十进制加法或减法计数器。1要求用 JK 触发器构成一个十进制同步加法计数器,各触发器的输出端分别由发光二极管输出，其对应转换状态为00010010010100010100111100010000,写出实验原理,画出电路图，完成逻辑状态测试表。(2)要求用 D 触发器构成一个十进制同步加法计数器，各触发器的输出端分别由发光二极管输出,其对应转换状态为 0000000000010101100110000100，写出实验原理,画出电路图,完成逻辑状态测试表。个人收集整理 勿做商业用途 5 4设计过程：利用 JK 触发器实现同步十进

3、制计数器 1列出该计数器的完全状态表和鼓励表，如表.2 所示。表 1 完全状态表和鼓励表 C 现态 次态 鼓励信号 nQ3 nQ2 nQ1 nQ0 13nQ 12nQ 11nQ 10nQ J3 K3 J2 2 J 1 J K0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 2 0 1 0 0 1 0 0 0 1 3 0 0 1 1 0 0 1 1 1 4 0 0 1 1 0 1 0 1 0 1 1 0 1 1 6 0 1 0 0 1 1 0 0 1 7 0 1 1 1 1 0 0 1 1 1 8 1 0 0 0 1 0 0 0 9 1 0 0 0 0 0 0 1 (2

4、)画出卡诺图，如下所示，化简后，求得各触发器的鼓励方程。得到鼓励信号方程组 0123QQQJ 03QK 个人收集整理 勿做商业用途 6 012QQJ 012QQK 031QQJ 01QK 100 KJ 0 0 0 0 0 0 1 0 J3 Q n 1 Q n 3 Q n 2 Q n 0 0 1 K3 Q n 1 Q n 3 Q n 2 Q n 0 0 0 1 0 0 0 J2 Q n 1 Q n 3 Q n 2 Q n 0 0 0 1 0 K2 Q n 1 Q n 3 Q n 2 Q n 0 个人收集整理 勿做商业用途 7 （3）画出该计数器的逻辑电路图，如图.2 所示。)检查自启动能力 将触

5、发器的十六种取值组合代入各触发器的状态方程,得到如表 911 所示的状态转移表。根据状态转移表可画出状态转换图,在 CP 作用下,计数器的状态+1Q2+1nQn+按照00000 101000循环，这十个状态称为有效状态。0 1 0 1 0 0 J1 Q n 1 Q n 3 Q n 2 Q n 0 1 0 1 0 K1 Q n 1 Q n 3 Q n 2 Q n 0 个人收集整理 勿做商业用途 8 01、11、100、1101、110、1111 六个状态称为无效状态。5.逻辑功能测试及状态记录 个人收集整理 勿做商业用途 9 个人收集整理 勿做商业用途 10 、实验报告要求 1.画出实验的波形图

6、。画出实验预习要求的设计方案、电路图,写出实验步骤及结果。6、思考题 1 说明 7LS D 触发器与由 7S11 触发器设计的计数器有何区别?2 试利用 7474 D 触发器或 74112 J触发器设计同步十六进制减法计数器？个人收集整理 勿做商业用途 11 7实验总结实验过程中碰到的问题、解决的方法、心得和体会 通过本次实验,对 74ls112 k 触发器有进一步了解,学会了同步时序电路的设计方法,学会了使用触发器设计时序逻辑电路，学习了由触发器构成计数器的方法及其逻辑功能的测试方法。8.参考文献 1 金燕 黄定君编，?数字电子技术根底实验?，中国水利水电出版社,201 2 阎石主编数字电子技术根底高等教育出版社,206 3?数字电子技术实验指导书?指导教师评语及得分：签名：年 月 日