白中英《计算机组成原理》考研2021考研真题与解析.pdf

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1、 白中英计算机组成原理考研 2021 考研真题与解析 第一部分 考研真题精选 一、选择题 1 下列关于冯诺依曼结构计算机基本思想的叙述中，错误的是（）。2019 年408 统考 A程序的功能都通过中央处理器执行指令实现 B指令和数据都用二进制表示，形式上无差别 C指令按地址访问，数据都在指令中直接给出 D程序执行前，指令和数据需预先存放在存储器中【答案】C 查看答案【解析】根据冯诺依曼体系结构的基本思想可知，所有的数据和指令序列都是以二进制形式存放在存储器中，计算机根据周期来区分指令和数据，因此数据是从存储器读取而非在指令中给出，因此 C 项是错误的。2 下列有关处理器时钟脉冲信号的叙述中，错

2、误的是（）。2019 年 408 统考 A时钟脉冲信号由机器脉冲源发出的脉冲信号经整形和分频后形成 B时钟脉冲信号的宽度称为时钟周期，时钟周期的倒数为机器主频 C时钟周期以相邻状态单元间组合逻辑电路的最大延迟为基准确定 D处理器总是在每来一个时钟脉冲信号时就开始执行一条新的指令【答案】D 查看答案 【解析】计算机完成一条指令的时间称为指令周期，而一条指令通常是由几个时钟周期组成的，因此计算机不可能每来一个时钟脉冲就执行一个新指令，所以 D 项是错误的。3 某指令功能为 Rr2Rr1+MRr0，其两个源操作数分别采用寄存器、寄存器间接寻址方式。对于下列给定部件，该指令在取数及执行过程中需要用到的

3、是（）。2019 年 408 统考 通用寄存器组（GPRs）算术逻辑单元（ALU）存储器（Memory）指令译码器（ID）A仅、B仅、C仅、D仅、【答案】B 查看答案【解析】一条指令的执行过程为取指令、分析指令、执行指令。题目中的指令用到了寄存器和寄存器间接寻址，因此该指令在取数过程中一定会被使用到，同时寄存器间接寻址在取数阶段一定会使用存储器，最后进行加操作时一定会用到算数逻辑单元，指令译码器是属于分析指令阶段，在取数和执行指令阶段之前，因此该指令在取数及执行过程中需要用到的是、。4 假定一台计算机采用 3 通道存储器总线，配套的内存条型号为 DDR3-1333，即内存条所接插的存储器总线的

4、工作频率为 1333MHz、总线宽度为 64 位，则存储器总线的总带宽大约是（）2019 年 408 统考 A10.66GB/s B32GB/s C64GB/s D96GB/s【答案】B 查看答案【解析】首先总线的宽度为 64bit，即 8 字节（Byte），则采用三通道的存储器总线的总带宽为 813333=31.99232GB/s 5 下列关于磁盘存储器的叙述中，错误的是（）。2019 年 408 统考 A磁盘的格式化容量比非格式化容量小 B扇区中包含数据、地址和校验等信息 C磁盘存储器的最小读写单位为一个字节 D磁盘存储器由磁盘控制器、磁盘驱动器和盘片组成【答案】C 查看答案【解析】磁盘存

5、储器可以读到的最小单位不是字节，而是一个比特（bit），C 项是错误的。6 某设备以中断方式与CPU 进行数据交换，CPU 主频为 1GHz，设备接口中的数据缓冲寄存器为 32 位，设备的数据传输率为 50KB/s。若每次中断开销（包括中断响 应和中断处理）为 1000 个时钟周期，则 CPU 用于该设备输入/输出的时间占整个CPU 时间的百分比最多是（）。2019 年 408 统考 A1.25%B2.5%C5%D12.5%【答案】A 查看答案【解析】假设该设备一直处于与 CPU 进行数据交换的状态，而数据缓冲寄存器为 32 位，设备的传输率为 50KB/s，即 400000bit/s，则缓存

6、器存满需要32/400000=810-5秒，而每次中断开销为 1000 个时钟周期，主频为 1GHz，则1000 个时钟周期为 110-6秒，所以 CPU 用于设备输入输出时间即中断处理时间为 110-6/(810-5)100%=1.25%7 冯诺依曼结构计算机中数据采用二进制编码表示，其主要原因是（）。2018年 408 统考 二进制的运算规则简单 制造两个稳态的物理器件较容易 便于用逻辑门电路实现算术运算 A仅、B仅、C仅、D、和 【答案】D 查看答案【解析】冯诺依曼结构计算机中数据采用二进制编码表示的原因有：技术实现简单，即制造两个稳态的物理器件较容易；适合逻辑运算，便于用逻辑门电路实现

7、算术运算；简化运算规则，提高运算速度。因此、和都是其采用二进制的原因。8 假定带符号整数采用补码表示，若 int 型变量 x 和 y 的机器数分别是 FFFF FFDFH和 0000 0041H，则 x、y 的值以及 x-y 的机器数分别是（）。2018 年 408统考 Ax=-65，y=41，x-y 的机器数溢出 Bx=-33，y=65，x-y 的机器数为 FFFF FF9DH Cx=-33，y=65，x-y 的机器数为 FFFF FF9EH Dx=-65，y=41，x-y 的机器数为 FFFF FF96H【答案】C 查看答案【解析】x 机器数为 FFFF FFDFH，转换为二进制数为 11

8、11111111111111 1111111111011111，通过按位取反末位加 1 可得原码为 1000000000000000 0000000000100001，即-33；y 机器数为 0000 0041，由于 y 为正数，因此其补码为其原码，故 y 原码为 0000 0041，即 65。-65 的二进制原码为 1000000000000000 0000000001000001，转换为补码十六进制为 FFFF FFBF，则 x-y 为 FFFF FFDF+FFFF FFBF=FFFF FF9E。此处也可以直接将-98 转换为机器码即可得到此结果。9IEEE754 单精度浮点格式表示的数中

9、，最小的规格化正数是（）。2018 年408 统考 A1.02-126 B1.02-127 C1.02-128 D1.02-149【答案】A 查看答案【解析】根据 IEEE754 单精度浮点格式可知，尾数用 23 位表示，当符号为正，尾数全为 0 时，可表示最小正式；而阶码的取值范围为 0255，其中 0 和 255做特殊用途，因此阶码最小可取 1，阶码由于是用移码表示，因此 1 转换为原码为-126，因此 IEEE754 单精度浮点格式表示的数中，最小的规格化正数是 1.02-126。10 整数 x 的机器数为 1101 1000，分别对 x 进行逻辑右移 1 位和算术右移 1 位操作，得到

10、的机器数是（）。2018 年 408 统考 A1110 1100、1110 1100 B0110 1100、1110 1100 C1110 1100、0110 1100 D0110 1100、0110 1100【答案】B 查看答案【解析】逻辑右移不考虑符号位，每右移一位，左边进行补零；而算术右移则需要考虑符号位，每右移一位，若符号位为 1，则补 1，否则补零。因此 1101 1000 的逻辑右移为 0110 1100，而其算术右移为 1110 1100，即 B 选项是正确的。11 假定 DRAM 芯片中存储阵列的行数 r、列数为 c，对于一个 2K1 位的 DRAM芯片，为保证其地址引脚数最少

11、，并尽量减少刷新开销，则 r、c 的取值分别是（）。2018 年 408 统考 A2048、1 B64、32 C32、64 D1、2048【答案】C 查看答案【解析】根据 DRAM 的结构和原理可知，在分时复用的情况下，芯片引脚个数取决于行地址线和列地址线中的较大值，对于一个 2K1 位的 DRAM 芯片，总共需要 11 条地址线，只有当一个取 5，一个取 6 时可使管脚数最小，而 DRAM的刷新开销取决于行数，因此行地址线应该为 5、列地址线为 6，即行数为 25=32，列数为 26=64。12 若某计算机最复杂指令的执行需要完成 5 个子功能，分别由功能部件 AE 实现，各功能部件所需要时

12、间分别为 80ps、50ps、50ps、70ps 和 50ps，采用流水线方式执行指令，流水段寄存器延时为 20ps，则 CPU 时钟周期至少为（）。2018年 408 统考 A60ps B70ps C80ps D100ps【答案】D 查看答案【解析】计算机在一个时钟周期内完成 AE 中的一个功能，现在流水段寄存器延时为 20ps，则实际上功能部件 AE 所需时间依次加 20ps，即 100ps、70ps、70ps、90ps、70ps。为满足要求 CPU 的时钟周期至少要大于这 5 个时间中的最大值，故 CPU 时钟周期至少为 100ps。13 下列选项中，可提高同步总线数据传输率的是（）。2

13、018 年 408 统考 增加总线宽度 提高总线工作频率 支持突发传输 采用地址/数据线复用 A仅、B仅、C仅、D、和【答案】B 查看答案【解析】地址/数据线复用并不会提高总线数据传输率，因为这样只会减少总线数量，本质上并没有提高数据线的带宽。14 某计算机主存按字节编址，由 4 个 64M8 位的 DRAM 芯片采用交叉编址方式构成，并与宽度为32位的存储器总线相连，主存每次最多读写32位数据。若double型变量 x 的主存地址为 804001AH，则读取 x 需要的存储周期数是（）。2017年 408 统考 A1 B2 C3 D4 【答案】C 查看答案【解析】由 4 个 DRAM 芯片采

14、用交叉编址方式构成主存可知主存地址最低二位表示该字节存储的芯片编号。double 型变量占 64 位，8 个字节。它的主存地址 804001AH 最低二位是 10，说明它从编号为 2 的芯片开始存储（编号从 0 开始）。而一个存储周期可以对所有芯片各读取一个字节，因此需要 3 个存储周期。15 下列寻址方式中，最适合按下标顺序访问一位数组元素的是（）。2017 年408 统考 A相对寻址 B寄存器寻址 C直接寻址 D变址寻址【答案】D 查看答案【解析】由于数组的存放形式是内存中的一块连续存储空间，在访问数组元素时，计算机会将下标作为空间首地址的偏移量来进行寻址，因此与之对应的寻址方式是变址寻址

15、。16 某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令 29条，二地址指令 107 条，每个地址字段为 6 位，则指令字长至少应该是（）。2017 年 408 统考 A24 位 B26 位 C28 位 D32 位 【答案】A 查看答案【解析】三地址有 29 条，因此至少需要 5 位操作数，同时还有 18 位地址字段，所以对于三地址而言最少指令长为 23 位；对于二地址指令，可将三地址中的前 5 位作为二地址的操作数使用，同时将一个 6 位地址数也作为地址数使用，此时二地址操作类型总数为 364=192，符合要求，因此最少指令长为 23 位，而该计算机以字节编址，故应将指令长

16、设为 24。17 下列关于主存储器（MM）和控制存储器（CS）的叙述中，错误的是（）。2017 年 408 统考 AMM 在 CPU 外，CS 在 CPU 内 BMM 按地址访问，CS 按内容访问 CMM 存储指令和数据，CS 存储微指令 DMM 用 RAM 和 ROM 实现，CS 用 ROM 实现【答案】B 查看答案【解析】主存储器就是我们通常说的主存，在 CPU 外，存储指令和数据，由 RAM 和 ROM 实现。控制存储器用来存放实现指令系统的所有微指令，是一种只读型存储器，机器运行时只读不写，在 CPU 的控制器内。CS 按照微指令的地址访问，所以 B 错误。18 下列关于指令流水线数据

17、通路的叙述中，错误的是（）。2017 年 408 统考 A包含生成控制信号的控制部件 B包含算术逻辑运算部件（ALU）C包含通用寄存器组合取指部件 D由组合逻辑电路和时序逻辑电路组合而成 【答案】A 查看答案【解析】五阶段流水线可分为取指 IF、译码/取数 ID、执行 EXC、存储器读MEM、写回 Write Back。数字系统中，各个子系统通过数据总线连接形成的数据传送路径称为数据通路，包括程序计数器、算术逻辑运算部件、通用寄存器组、取指部件等等，不包括控制部件，选 A。19 已知某计算机为定点整数计算机，其中央处理机的通用寄存器为 16 位，若(R0)=FFF9H，则有如下结论（）。北京邮

18、电大学 2017 研 A中央处理机的位数为 16 位；寄存器 R0 的真值为 65529 B中央处理机的位数为 16 位；寄存器 R0 的真值为无法确定 C中央处理机的位数为 16 位；寄存器 R0 的真值为-7 D中央处理机的位数无法确定；寄存器 R0 的真值为-7【答案】B 查看答案【解析】中央处理机中的通用寄存器位数为处理机的位数，因此是 16 位；由于不能确定该处理机的运算规则，即是否采用补码进行存储和计算，所以不能判断寄存器 R0 中的真值。20 已知 IEEE754 单精度浮点数十六进制值为 42E48000，那它的十进制为（）。北京邮电大学 2017 研 A114.25 B57.

19、125 C50.25 D28.5625【答案】A 查看答案 【解析】将此十六进制表示浮点数表示为二进制为 0 10000101 110 0100 1000 0000 0000 0000，其中阶码为 133，换成原码为 6，所以此数为 1.1100100126=1110010.01(B)，换成十进制为 114.25。21 一个四体低位交叉存储器，存取周期为 400ns，若每个单体的存储容量为 1M32 位，在下述说法中正确的是（）。北京邮电大学 2017 研 A在 100ns 内，存储器可向 CPU 提供 128 位信息 B在 400ns 内，存储器可向 CPU 提供 128 位信息 C该存储器

20、的容量为 4MB D该存储器的容量为 16Mb【答案】B 查看答案【解析】由四体低位交叉存储器可知，在一个存储周期内可以将每个单体存储器读取依次，故一个周期 400ns 可以向 CPU 提供 432 位信息；而该存储器的容量为 41M32(bit)=128Mb=16MB。22 下列说法中，正确的是（）。北京邮电大学 2017 研 A变址寻址时，有效地址存放在主存中 B程序执行时，指令的寻址和数据的寻址是交替进行的 C高级语言的源程序比汇编语言的源程序小 D堆栈寻址按照先进先出的顺序实现数据的存取【答案】B 查看答案【解析】A 项，变址寻址时，有效地址存放在变址寄存器而非主存中；C 项，汇编语言

21、是低级语言，最接近机器语言，因此其源程序要比高级语言小；D 项，堆栈寻址是按照先进后出的顺序实现数据的存取。23 下列几项中，不符合 RISC 指令系统特征的是（）。北京邮电大学 2017 研 A控制器多采用微程序控制方式，以期更快的设计速度 B指令格式简单，指令书目少 C寻址方式少且简单 D所有指令的平均执行时间约为一个时钟周期【答案】A 查看答案【解析】RISC 是一种精简指令集的指令系统，一般是硬布线控制逻辑，而复杂指令系统（CISC）才采用微程序控制器。24 下列关于机器指令与微指令关系的陈述中，正确的是（）。北京邮电大学2017 研 A每条机器指令通过一条微指令解释执行 B每条机器指

22、令由一段微程序解释执行 C每条微指令由若干条机器指令解释执行 D每条机器指令由若干条微程序解释执行【答案】B 查看答案【解析】根据机器指令和微指令的关系可知，机器指令是由一段微程序解释执行。25 某总线在一个总线周期中并行传送 8 个字节的数据，总线时钟频率是 66MHz，每个总线周期等于一个总线时钟周期，则总线的带宽为（）。北京邮电大学2017 研 A528MB/s B132MB/s C264MS/s D66MB/s【答案】A 查看答案【解析】总线的时钟频率是 66MHz，所以每秒传送的字节数为 66M8B=528MB，即总线的带宽为 528MB/s。26 冯诺依曼计算机的特点是（）。北京邮

23、电大学 2016 研 采用二进制 存储程序 控制流驱动方式 数据流驱动方式 A仅、B仅、C仅、D、【答案】A 查看答案【解析】冯诺依曼计算机采用指令流驱动，并不采用数据流和控制流驱动，所以只有、正确。27 某 8 位计算机的存储器按字节编址，如果某字节类型变量对应的存储器单元的值为 10000010，那么我们可得出如下结论（）。北京邮电大学 2016 研 A无法得出结论 B这是一个补码 C值为 130 D这是一个负数【答案】A 查看答案【解析】对于存储其中的数据，既可以是指令，也可以是数据，所以，此时，对于一个单纯的二进制比特串而言，无法确定它的具体含义。28 下列关于 IEEE754 浮点数

24、格式的叙述中，正确的是（）。北京邮电大学 2016研 A尾数和阶码均用原码表示 B尾数用补码表示、阶码用原码表示 C只能表示规格化数 D可以表示规格化数和非规格化数【答案】D 查看答案【解析】IEEE754 的浮点格式既可以表示规格化数，也可以表示非规格化数，同时，指数部分采用移码表示，尾数部分采用原码表示。29 一个八体低位交叉存储器，每个存储体的容量为 256M4 位，若每个体的存储周期为 80ns，那么该存储器能提供的最大带宽是（）。北京邮电大学 2016研 A426.67MB/s B800MB/s C213.33MB/s D400MB/s【答案】B 查看答案 【解析】八体交叉存储器可以

25、在一个周期内，同时读出 64*8 位数据，所以，带宽就是 800MB/s。30 一个八路组相联 Cache 共有 64 块，主存共有 8192 块，每块 64 个字节，那么主存地址的标记 x，组号 y 和块内地址 z 分别是（）。北京邮电大学 2016 研 Ax=4，y=3，z=6 Bx=1，y=6，z=6 Cx=10，y=3，z=6 Dx=7，y=6，z=6【答案】C 查看答案【解析】由于每块 64 个字节，所以，块内地址为 6 位，总共有 8 个组，所以组号为 3 位，而主存总共有 8192 块，所以，主存的块号为 13 位，而其中的 3位对应组号，所以主存地址标记为 10 位。31 在某

26、计算机系统中，已知 A 为累加器，SP 为堆栈指示器，Msp为 SP 指示的栈顶单元，如果进栈操作的顺序是(A)-MSP，(SP)+1-SP，那么出栈操作的顺序应为（）。北京邮电大学 2016 研 A(MSP)-A，(SP)-1-SP B(MSP)-A，(SP)+1-SP C(SP)-1-SP，(MSP)-A D(SP)+1-SP，(MSP)-A【答案】C 查看答案 【解析】由进栈操作的顺序可知，SP 指示的是栈顶元素顶部的一个空单元，所以出栈操作时，需要先将 SP 减一，然后取出 SP 指示的单元，即为栈顶元素，C项正确。32 一个具有四级流水线的浮点加法器中，假设四个阶段的时间分别是 T1

27、=60ns、T2=50ns、T3=90ns、T4=80ns，则加法器流水线的时钟周期至少为 X；如果采用同样的逻辑电路，但不是流水线方式，则浮点加法所需的时间为 Y。那么 X 和 Y 是（）。北京邮电大学 2016 研 AX=70ns,Y=280ns BX=50ns,Y=90ns CX=90ns,Y=280ns DX=50ns,Y=280ns【答案】C 查看答案【解析】在流水线当中，各阶段的时钟周期以最长的时钟周期为准，若不采用流水线，浮点加法所用时间就是各阶段所用时间的加和。33 在计数器定时查询总线仲裁方式下，若每次计数从上一次计数的终止点开始，则（）。北京航空航天大学 2016 研 A设备号小的优先级高 B设备号大的优先级高 C每个设备使用总线的机会相等 D各设备使用总线的优先级随机【答案】C 查看答案 【解析】在计时器定时查询总线仲裁方式下，中央仲裁器接受到设备请求信号后，开始计数器计数。当地址线上的计数值与请求总线的设备地址一致时，该设备将 BS 置“1”，获得总线使用权。如果每次计数从上一次计数的终止点开始，则每个设备获得总线使用权的机会是均等的。