第4章习题答案.pdf
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1、 1 思考题:题 4.1.1 按触发方式触发器可分为 、和 三类。答:电平触发、主从触发、边沿触发。题 4.1.2 由与非门构成的 RS 锁存器输入信号不允许同时为 。答:0 题 4.1.3 触发器有 个稳定状态,它可记录 位二进制码,存储 8 位二进制信息需要 个触发器。答:2、1、8。题 4.1.4 如果由或非门构成的 RS 锁存器输入信号同时为 1,此时输出的原端 Q 和非端Q为 。然后改变两输入信号为 0,输出原端 Q 和非端Q为 。答:0、不定(0,1 或 1,0)题 4.2.1 在图 4.2.1(b)中将 C1 改为 C2,当 C2 有效时,1S、1R 和 C2 。答:无关。题 4
2、.2.2 同步 RS 触发器和 RS 锁存器主要区别是 。答:触发信号。题 4.2.3 保证同步 D 触发器的输出稳定,要求输入有效信号的高电平至少需要 。答:4tpd。题 4.2.4 同步触发器的缺点是 。(A)抗干扰能力差 (B)空翻现象 (C)多次翻转 (D)约束条件 答:A、B、C、D。题 4.2.5 同步 D 触发器和同步 RS 触发器相同之处是 ,不同之处是 。(A)空翻现象,约束条件 (B)同步信号,空翻现象(C)约束条件,空翻现象 (D)时钟,同步信号 答:A 题 4.3.1 具有约束条件的触发器有 。(A)主从 RS 触发器 (B)由主从 RS 触发器组成 D 触发器(C)主
3、从 JK 触发器 (D)由主从 JK 触发器组成 D 触发器 答:A 题 4.3.2 具有一次翻转特性的触发器有 。(A)主从 RS 触发器 (B)由主从 RS 触发器组成 D 触发器(C)主从 JK 触发器 (D)由主从 JK 触发器组成 D 触发器 答:、D 题 4.3.3 主从 RS 触发器不能完全克服多次翻转的原因是 。(A)主从 RS 触发器的主触发器工作原理和同步 RS 触发器相同(B)主从 RS 触发器的从触发器工作原理和同步 RS 触发器相同(C)输入信号 R 不稳定 2(D)异步复位或置位不考虑时钟的到来就将输出清零或置 1 答:A 题 4.3.4 主从触发器的时钟在高电平时
4、,将输入信号传递到 。在低电平时,将信号传递到 。(A)从触发器输出 (B)主触发器输出 (C)JK 触发器输出(D)D 触发器输出 答:B、A 题 4.3.5 主从 JK 触发器在时钟 CP 高电平时,输入信号 J、K 应保持 。在 CP变为低电平时,至少保持 可将主触发器来的信号传递到输出。(A)1tpd (B)2tpd (C)3tpd(D)4tpd 答:C、D 题 4.3.6 T 触发器的激励信号 T=。(A)1nnQQ (B)1nnQQ (C)1nQT(D)TQn 答:A 题 4.3.7 主从触发器输入信号需要时钟 CP 时传到输出,改变输出状态。(A)1 个周期的低电平(B)1 个周
5、期的高电平(C)高电平时(D)低电平时 答:A、B 题 4.4.1 抗干扰能力最弱的触发器是 。(A)主从 RS 触发器 (B)维持阻塞 RS 触发器(C)主从 JK 触发器 (D)由主从 JK 触发器组成 D 触发器 答:A 题 4.4.2 没有空翻现象的触发器有 。(A)主从 RS 触发器 (B)维持阻塞 RS 触发器(C)维持阻塞 D 触发器 (D)传输延迟 JK 边沿触发器 答:B、C、D 题 4.4.3 维持阻塞 RS 触发器利用 ,在时钟 CP 的边沿传递数据,传输延迟 D 触发器利用 ,在时钟 CP 的边沿传递数据,。(A)门的延时 (B)维持阻塞线 (C)脉冲的低电平 (D)高
6、电平或低电平 答:B、A 题 4.4.4 分析传输延迟 JK 触发器之后,发现 CP 在高电平时,输出状态 。CP 在低电平时,输出状态 。(A)不变 (B)为 0 (C)为 1(D)改变 答:A、A 题 4.4.5 在时钟 CP 有效的情况下,触发器输出的新状态等于输入信号的是 触发器。(A)D (B)JK (C)RS(D)T 答:D 题 4.4.6 D 触发器的输入信号 D 在 CP 的上升沿到来前需要维持 ,CP 的上升沿到来后,时钟 CP 应保持 。(A)1tpd (B)2tpd (C)3tpd(D)4tpd 答:B、C 3 题 4.5.1 指出下列哪种电路结构的触发器可以构成移位寄存
7、器,哪些不能构成移位寄存器。如果能够,请在()内画,否则画。(A)RS 锁存器()(B)同步 RS 触发器()(C)主从 JK 触发器()(D)维持阻塞触发器()(E)用 CMOS 传输门组成的边沿触发器()答:、题 4.5.2 对于 D 触发器,如果令QD,则 D 触发器可以完成 触发器的逻辑功能。答:计数 题 4.5.3 有 4 个 JK 触发器的 J 和 K 全接高电平,第 1 个 JK 触发器的时钟接外加时钟信号,第1 个 JK 的输出 Q 作为第 2 个 JK 触发器的时钟,第 2 个 JK 的输出 Q 端作为第 3 个 JK 触发器的时钟,第 3 个的输出 Q 端作为第 4 个 J
8、K 触发器的时钟,且每个 JK 触发器时钟为低电平有效,问电路完成什么功能?。若每个 JK 触发器时钟为高电平有效,问电路又完成什么功能?。答:加 1 十六进制计数、减 1 十六进制计数 题 4.5.4 JK 触发器在 CP 脉冲作用下,能完成 Qn+1=Qn的输入信号应为 。(A)J=K=0 (B)J=Q,K=Q (C)J=Q,K=Q (D)J=Q,K=0 (E)J=0,K=Q 答:A、B、D、E 题 4.5.5 若 D 触发器的 D 端连在Q端上,经 100 个脉冲作用后,其次态为 0,则现态应为 。答:0 题 4.5.6 主从 RS 触发器通过逻辑功能转换为 D 触发器,D 触发器输出状
9、态改变需要时钟的触发方式为 。(A)上升边沿 (B)高电平 (C)低电平 (D)一个脉冲 (E)下降边沿 答:D 习题与自检题 习题 4.1 在题图 4.1(a)所示电路中,设现态 Q1Q2Q3=000,分析经 5 个脉冲作用后,各触发器的输出状态 Q1Q2Q3是什么,经过几个脉冲又回到了初始状态。CP 1D Q C1 Q Q1 Q2Q3 1D Q C1 1D Q C1 (a)题图 4.1 习题 4.1 图 4 解:经过第 1 个脉冲的上升沿后,输出状态为 100。经过第 2 个脉冲的上升沿后,输出状态为 110。经过第 3 个脉冲的上升沿后,输出状态为 111。经过第 4 个脉冲的上升沿后,
10、输出状态为 011。经过第 5 个脉冲的上升沿后,输出状态为 001。6 个 习题 4.2 在由边沿 JK 触发器组成的两个电路,如题图 4.2(a)、(b)所示。试分析两个电路在逻辑功能上的相同之处。解:相同:两者都是同步三进制计数器,状态循环为 00011000。计数状态转换图如题图 4.2 答所示。不同:图 4.2(a)能自启动,图 4.2(b)不能自启动。当电路处于 11 状态时,图 4.2(b)电路始终保持此状态,不能进入三进制计数的循环状态。而图 4.2(a)电路处于 11 状态时,只要来一个 CP 脉冲后,会翻转为 00 状态,并能继续正常计数。习题 4.3 题图 4.3(a)所
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