基于ilinise的fpga设计流程.pdf

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1、 基于 ilinise 的 fpga设计流程 Revised as of 23 November 2020 基于 ISE 的 FPGA 设计基本流程 ISE 是使用 XILINX 的 FPGA 的必备的设计工具，它可以完成 FPGA 开发的全部流程，包括设计输入、仿真、综合、布局布线、生成 BIT 文件、配置以及在线调试等，功能非常强大。本文主要通过一个最简单的“点亮 LED 灯”实例介绍了基于 ISE 软件的 FPGA 设计流程，包括设计输入、仿真、约束、下载等。0 前言 一套完整的 FPGA 设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调

2、试等主要步骤。图 1 FPGA 设计流程 目前赛灵思公司 FPGA 设计软件的最新版本是 ISE，本文中以 ISE 为例。ISE 9 以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具 EDK、PlanAhead、Xtreme DSP 设计工具 System Generator。ISE 设计工具中包含 ISE Project Navigator、ChipScope Pro 和以下工具：图 2 ISE 软件包中部分工具 做一般的 FPGA 逻辑设计时只需要用到 ISE 设计工具，下面通过一个最简单的“点亮 LE

3、D 灯”实例，具体讲解 ISE 设计工具的使用，并介绍基于 ISE 的 FPGA设计基本流程。1 创建工程 （1）在桌面快捷方式或开始所有程序Xilinx ISE Design Suite ISE Design Tools中打开 ISE Project Navigator。（2）单击 FileNew Project.出现下图所示对话框。图 3 新建工程对话框 在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro 默认生成的网表文件（EDIF）、Xilinx IP Core 和 XST 生成的网表文

4、件（NGC/NGO）这四种选项，这里我们使用 Verilog 模块作为顶层输入，所以选 HDL。（3）单击 Next 进入下一步，弹出下图所示对话框。图 4 工程参数设置对话框 这里主要设置 FPGA 器件型号，速度等级，综合工具和仿真工具的选择，其余的一般默认即可。器件大类（Product Category）中有 ALL、民用级 General Purpose、工业级Automotive、军用级 Military/Hi-Reliability、航空防辐射级 Radiation Tolerant 五个选项，这里选择默认的 ALL。芯片型号选择板子上用到的 spartan3E XC3S500E，

5、封装 FG320C，速度等级-4（数值越大，速度越快）。综合工具选择 ISE 自带的 XST，仿真工具也选择 ISE 自带的 ISim。这里综合工具和仿真工具都可以选择第三方的工具，如常用的 SynplifyPro 和 Modelsim。（4）单击 Next 按钮，然后单击 Finish 完成新工程的创建。图 5 新建工程概要 该窗口会显示新建工程的概要，核对无误后点击 Finish 完成工程创建。在工作区可看到新建的工程 LED。2 设计输入 （1）在源代码窗口中单击右键，在弹出的菜单中选择New Source。图 6 新建源文件向导 在源文件类型中选择Verilog Module，输入文件

6、名，其余使用软件默认即可。（2）单击 Next 按钮，弹出的窗口是模块创建向导界面，这里我们不使用该功能，直接单击单击Next 按钮到下一步，点击Finish 完成新源文件的创建。图 7 模块创建向导界面 （3）ISE 会自动打开源代码编辑界面，在该界面输入源代码，点击保存。图 8 源代码编辑界面 在该界面下，我们输入以下源代码。这段代码的功能就是点亮一个LED 灯，让它闪烁起来。选用板子上的一个50MHZ 的晶振，对其进行分频后达到人眼能够辨别的跳变速率。3 功能仿真 （1）加入仿真激励源，也就是testbench，这里选择用verilog HDL编写。在源代码窗口中单击右键，在弹出的菜单中

7、选择New Source，然后选择Verilog Test Fixture。图 9 源代码仿真关联选择界面 在该界面选择关联上 test1 源代码，这样关联之后生成出来的测试文件中会自动加入对源文件的例化代码，然后单击 Next，在弹出的报告界面确认信息无误后点击 Finish。在自动弹出的代码编辑界面输入以下测试激励代码，保存。（2）行为级仿真。在主窗口左侧的 Design 窗口中选择 Simulation下拉栏中选行为级 Behavioral选中仿真激励文件在 Processes 窗口就会出现 ISim仿真软件了，第一个功能是行为级语法检查，在编写完 testbench 之后可以用于排查语

8、法错误。双击第二个选项 Simulate Behavior Model 即可启动行为级仿真了。图 10 启动行为级仿真 选中 双击 Processes 栏中的 Simulate Behavioral Model，将弹出 Isim 窗口。将 Instance and Process Name 中的 test 展开，选中 uut。将 counter25:0拖到右边的仿真窗口中。点击 restart-ran all,查看仿真结果。点击 break 结束。退出 Isim。（3）使用 Sim 仿真设计时序。图 11 ISim 仿真界面 界面打开之后默认只跑 1us，由于计数器计数较长，需要多运行一会才能

9、看到led 信号的跳变。点击操作栏上的 按钮让它多运行一会就可以了，暂停时点击 按钮。另外可将 Objects 窗口中的信号通过右键选择加入到仿真窗口中以方便观测。4 综合 （1）将 Design 窗口中的 View 项切换为 Implementation，然后选中顶层文件，在下面的Processes窗口中就会出现综合实现的工具选项。这里双击Synthesize XST 就开始运行综合了。图 12 综合 在 hierarchy 窗口选中 led，可以看到 processes 窗口中的综合、配置等选项。双击check syntax 检查verilig 文件有误语法错误。若没有，会出现绿色的勾，有

10、警告会出现叹号，有错误会出现红色的叉。双击 synthesize 开始综合 综合过程中出现的各种警告或是错误报告会出现在 Console 窗口中，综合完成后状态显示为，双击 Errors and Warnings 中的 就可以打开综合报告。双击 View RTL Schematic，打开设计综合后的 RTL 级视图。双击后会弹出下图所示的对话框，第一个是打开一个窗口文件管理向导，第二个是直接进入顶层设计的浏览。默认为第二个，点击 OK。图 13 设置 RTL 查看设置 下图就是打开后能看到的顶层模块视图。可以看到最外层的输入和输出接口，一般复杂一点的设计就可以同过顶层视图来确定个模块之间的端口

11、是否正确连接。图 14 顶层模块 双击顶层模块就可进入与之相应的模块内部 RTL 视图，在 RTL 级视图里，可以清楚地看到每一条语句是被综合工具综合成了什么逻辑器件。核对一下是否是自己预想的逻辑电路。图 15 RTL 级视图 综合工具中还有一个 View Technology Schematic选项，工艺级视图，比 RTL级电路更详细，更接近综合后在芯片中要形成的实际电路和资源使用情况。可以看到各个逻辑部件内部的寄存器和门电路。图 16 工艺级视图 5 时序仿真 在主窗口左侧的 Design 窗口中选择 Simulation下拉栏中选 Post-Translate选中仿真激励文件在 Proc

12、esses 窗口就会出现 ISim 仿真软件了，双击 Simulate Post-Translate Model 即可启动时序仿真。图 17 时序仿真 时序仿真由于加入了门级延迟，所以比行为级仿真的运算量大，仿真起来速度也会慢很多。点击 Run 之后多等几分钟。图 18 时序仿真结果 ISim 还能做映射（Post-Map）和布局布线（Post-Route）之后的仿真，时序能更贴近真实情况。一般在高速和时序非常复杂的设计中才会用到，使用方法与上面类似，这里不再赘述。6 实现 （1）添加管脚约束。在源代码窗口中单击右键，在弹出的菜单中选择New Source，然后选择，输入文件名，点击下一步。在

13、弹出的窗口确认信息无误后点击Finish。软件会自动打开约束文件编辑窗口，输入以下代码，点击保存。约束文件也可以通过选择操作窗口中的 User ConstraintsI/O Pin Planning启动 PlanAhead来通过图形界面添加生成。（2）运行实现。实现的步骤包括翻译，映射，布局布线三个步骤。在 Design 窗口中选中顶层文件后双击操作窗口中的Implement Design，软件就会自动运行实现的三个步骤。双击 Impliment Design 开始翻译、映射、布局布线。图 19 运行实现工具 完成后状态显示为，各项操作过程中出现的错误和警告信息可以在 Errors and W

14、arnings 窗口中选择查看。7 下载调试 双击操作窗口中的Configure Target Device启动下载程序。这个过程中会自动生成编程文件（Xilinx 的 FPGA 配置文件为.bit 后缀），并启动iMPACT软件。双击 generate programing file 生成配置文件。在软件运行的过程中你可以连接好下 JTAG 载线，将板子通上电。图 20 选择配置目标器件 运行完成之后会自动弹出 iMPACT 软件界面，在该界面中双击 Boundary Scan，然后单击工具栏上的 图标，软件就会自动扫描 JTAG 链路上的目标器件。图 21 iMPACT 界面 软件会自动打

15、开配置文件选择窗口，将路径引导到工程目录，选择我们刚才生成的 bit 文件。软件还会询问是否需要添加外挂的PROM 芯片，这里选否。然后点击 OK。如果硬件连接正确且工作正常，就能看到下图所示的界面。选中芯片后在点击右键，选择 Program。图 22 下载界面 如果提示 Programmed successfully 就表明下载成功了，接下来你就能看到板子上的 LED 开始闪烁了。8 总结 本篇通过一个简单的实例讲解了整个设计的流程，对初学者入门有一定的帮助，但这些操作只是涉及到了ISE 强大功能中很小的一部分，更深入的功能有待于大家继续摸索。交通灯实例：设计一个简单的十字路口交通灯控制器，

16、A 方向和B 方向各设红(R)、黄(Y)、绿(G)四 盏灯，要求红灯、黄灯、绿灯的持续时间分别为20 秒、5 秒、20 秒，使之按照实际交通规 则进行变化，并能将灯亮的时间以倒计时的形式显示出来。设置紧急状态及复位状态。紧急状态下，A 方向和B 方向皆为红灯，计数器停止计数；复位状态下，A 方向和B 方向灯均不亮，计数器显示为“0”。交通灯信号控制系统一般由晶体振荡器、分频器、时间计数器、控制器以及译码显示电路组成，根据设计内容要求，其组成框图如图所示：本实验采用模块化设计，整个电路包含：用于计时的1Hz 分频模块，用于动态扫描显示电路的200Hz 分频模块，动态扫描控制电路模块，及A、B 方

17、向红绿灯控制模块。各模块采用Verilog 语言设计，而后分别生成原理图模块，供顶层文件调用。顶层文件采用原理图设计，如下图所示：（1）Divid 模块：1Hz 分频模块，开发板提供50MHz 的系统时钟，而该设计交通灯转换以秒为计时单位，对50MHz 分频得到1Hz 脉冲信号。（2）Divid_200 模块:200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管稳定显示要求的切换频率要大于50Hz，那么4 个数码管则需要504200Hz 以上的切换频率才能看到不闪烁并且持续稳定显示的字符，因而扫描频率设定为200Hz。（3）Control 模块：A、B 方向红绿灯控制模块，红灯、绿灯为20 秒，黄灯为5 秒。并实现计时数据转换，即将数据分为十位显示数据，与各位显示数据，用于数码管显示。（4）saomiao 扫描模块：轮流选通2 位数码管，实现动态扫描，以显示倒计时数据。引脚分配