eda课程设计.pdf

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1、 1 eda 课程设计 一：设计目的：（1）学会利用 artusll 发热宏单元和所学的数字电路知识，指建复杂一点的数字电路或系统。（2）学会使用 E团 A的程序语言 FPGA/CPLD设计数字稳表。设计主要包括功能分析、方案设计和电路测试几个步蝶。二：设计内容：1.设计一个数字跑表，只有如下功能。（1）复位和暂碎，秒表计时等功能。（2）跑表计时长度可达 1 小时，计时度为 0.01 秒。（3）通过 6 位数码管分别显示跑表的分、秒和百分秒。2.方案论证：数字跑表设三个输入端，分别为时钟输入（CLK），复位（CLR），启动、暂停按键（PUSE）。复位信号高电平有效，可对跑表异步清零：当启动、暂

2、停键为低电平时随表开始计时，为高电平时暂停，变低后在原来的数值基础上继续计激。数字跑表的结构示意图如下：2 3.横块电路设计：数字跑表实际上为计激器，数据选保器，七段数码管译码器等模块构，核心模块应为计数器，其以为暂伴挖制和清零挖制.计时电路 计时电路又分为百分秒计时电路、秒计时电路和分计时电路三个模块。百分秒计时电路足一个 100进制的计数器，以 100z 输入信号作为计数时钟，其进位信号作为秒计数电路的计数时钟，当秒计数器计满时，产生的进位信号又作为分计数电路的计数时钟。电路的暂停和复位信号用于挖制计时的开始、停止和清零。计数器模块：数字稳表的计时器功能是.当 PAUSE为低电平时开始计数

3、.百分秒低位自加一，加到九时归零，百分秒高位自加一，加到九时归零，且向秒位发出一个高电平，秒低位自加一.加到九时归零，秒高位自加一，加到五时归零，且向分位发出一个高电平。分低位自加一，加到六时系统清零。数据选择器：数据选保模块：定义三位二进制数 ss作为选降数码管的变量，ss 自加一，当 ss 大于 7 时归零，当 ss为 5、4、3、2、1时分别悔ms1，ms，sl，shml，mh 的位燃给 ooder，当 ss 为 6、7 时紧值为零。七段数码管显示怪码器 3 t 段数码管译码器模块：根据数字的显示形状编制真值表，当上一模块 ooder为 09时，分别给 seE燃以一组八位二进制数，使激码

4、智员示相应的数字。表 1 七段数码管显示译码器真值表：4.数字隐表的流程图：数字随表主要由计时器，七段数码智译码器组成。流程框图如图所示。三、设计总体框架 4 三：硬件电路设计与程序设计 设计思路 今酶设计一个计时范围为 0.01秒1 小时的数字秒表.首先需要我得一个比较精确的计时基准信号，这里是周期为 1/1005 的计时脉冲，可以把 50MHz的信号经过 l00 分频的分频器三次分频得到.其中分频器经过两吹分频得到的信号还可作为数码智扫播电路的时钟。其吹，还需对每一计数器设置清零信号输入和对六个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停挖制功能。为了方便挖制所有计数榄

5、块清零和使能功能设计了一个挖制模块。最后把所有计数器的输出数据通过数码智扫播电路模块和七段译码显示模块作为输出，核到文验箱上的 8 字数码显示电路上就可员示结果了。因此数字秒表可由三个分频器、四个十进制计数器（1/100 秒、1/10 秒、1 秒、1 分）、两个六进制计数器（10 秒、10分）、一个挖制器、一个数据选择器以及七段译码显示器组成，如总体框图新示。根据设计思路，本次设计就采用模块化设计，共分为分频器模块（fenpn）、挖制模块（kongzli）、十进制计数模块（cntl0）、六进制计数模块（cnt6）、数码智日榆模块（xuance）、5 七段译码显示模块（decl7s）六个模块以及

6、图形式顶层文作。下面我们分别对每个模块的功能进行桶述、程序进行设计以及各个模块功能的伤真。1、分规器模块 根据设计需要，首先稀要我得一个比绞精确的计时基准信号，这里是周期为 1/100s 的计时脉冲。我们可以把 50MHz的信号经过l00 分频的分规器三分频得到此基准信号，所以希要设计一个 100 分频的分频器。此外，经过两吹分频的信号（10KHz）还可以同时作为数码智日橘电路的时钟。其模块图如下图所示：Ck 为时钟输入信号，newek 为 100分频的输出信号。2、控制模块 为了方促控制所有计数模块清零和使能功能希要设计一个挖制模块，新以该模块的功能就是挖制什么时候发出置零信号和能信号来挖制

7、计数器工作。其模块图如下图所示：Ck 为开始暂停功能按钮（下降沿有效）。初按下它时 cle（挖制计数器清零）为低电平，en（计数器计数）为高电平；按下它时.cle 保为低电平，en 变为低电平，如此重复环。Reset 为清零按钮 6 （下降沿有）.无论何时按下它时，cle荡变为高电平，en变为低电平，以达到使计数器清零的目的。3、十透制计数模块 此模块的功能就是完成十进制的计数功能，同时输出进位信号。其模块图如下图所示：Ck 为时钟信号输入端.rst 为计数器清零端（高电平有效）.en 为计数器使能端（高电平有效）：daout为数据输出端，cout 为进位信号输出端。4、六连制计数模块 此模块

8、的功能就足充成六进制的计数功能，同时输出进位信号。其端口功能同十进制计数模块。在吹不用重复诉说。5、数码管日题模块 该模块的功能足选释各个计数端口来的数据，当相应的数据到来时.数据选怪器选降数据后输出给七段译码器，同时输出位选信号，再接入到实验箱上的 8 字数码灵示电路上就可显示了。其模块图如下图所示：7 Clk 为时钟信号输入端，msecl.mirmute2 是各个计数端口来的数据的输入端，deout 为数据选保器选择数据后输出端，sel 为位选信号输出端。6、七段译码显示模块 该模块的功能就是把输入的四位二进制数据统换为七段数码管的灵示编码，再输入到七段数码暂中显示出数据。其模块图如下图所

9、示：五：程序设计如下：【例 1】数字稳表（克层模块）信号定义如下：C1k50m：输入 50z时钟信号：Clx：异步集位信号：Dause：暂伴信号：dotout：小数点：1ed1，led0：百分秒的高位和低位：1ed3.1ed2 秒信号的高位和低位：1ed5led4：分信号的高位和低位*材 8 module paobiao（clk，pause，clr，led0，led1，led2，led3，lead，1eds，dotout）：Daraneter WIDTH=7：/inout clk50a：inout elk：input pause：input clx：output dotout：outputwIDrH-1：01ed5：outputwIprF-1：01ed4：9 10 11