MIPS处理器设计说明剖析.pdf

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1、过程能力概述 页脚内容1 西 安 邮 电 大 学 实 践 课 程 报 告 书 课程名称：计算机组成与实践 院（系）名称：电子工程学院 专 业 班 级：*学 号/姓 名：*实 习 时 间：2015 年 3 月 6 日至 2015 年 6 月 19 日 过程能力概述 页脚内容2 1 课程主要目的 本课程是在上学期计算机组成与设计课程学习的基础上，通过实践课的方式，依照集成电路设计流程，完成一个简单独立硬件功能电路模块的设计，从而到达对计算机组成与设计 课程的深入理解和提高电路设计的实践能力，从理论和实验的结合中巩固计算机基本知识，熟练掌握电路设计的基本流程和原理，同时，加深对 MIPS 系统的组成

2、部件及其电路结构，原理和功能的理解，掌握利用硬件描述语言和 EDA 工具进行 MIPS 设计的一般方法。2 课程的主要内容和任务 MIPS 是典型的 32 位定长指令字 RISC 处理器，要求深入理解 MIPS 处理器的内部结构及工作原理。采用 verilogHDL 设计一个兼容 MIPS 指令格式，具有 10 条以上指令功能的单周期 CPU 硬件电路，该 32 位 MIPS 设计内容主要包括系统中的基本组成部件（存储器，指令寄存器，寄存器堆，算术逻辑运算器，程序计数器，多路选择器，符号扩展等）的设计，仿真及硬件下载的方法和过程。设计过程中使用 ISE 仿真工具完成设计电路的仿真验证。3 总体

3、设计方案 3.1 指令及其功能表：（1）R 型指令：指令 指令格式 功能 op rs rt rd shame func add 000000 sj1 Sj2 jg xx 100000 Jg=sj1+sj2 addu 000000 100001 Jg=sj1+sj2 sub 000000 100010 Jg=sj1-sj2 subu 000000 Sj1 Sj2 jg xx 100011 Jg=sj1-sj2 or 000000 Sj1 Sj2 jg xx 000010 Jg=sj1|sj2 and 000000 Sj1 xx jg xx 000011 Jg=sj1&sj2 sla 000000

4、 Sj1 xx jg 移位数 000100 Jgsj lr 000000 sr 000000 （2）I 型指令：指令 指令格式 功能 op rs rt Immediate addi 001000 sj1 Sj2 Imm Sj2=sj1+imm addiu 001001 sj1 Sj2 Imm Sj2=sj1+imm andi 001100 sj1 Sj2 Imm Sj2=sj1&imm 过程能力概述 页脚内容3 ori 001101 Sj1 Sj2 Imm Jg=sj1|sj2 Lw 100011 base rt offset offsetMemorybase+imm sw 101011 ba

5、se rt offset Memorybase+immoffset slti 001010 Sj1 Sj2 imm sj1=Sj2imm sltu 001011 sj1 Sj2 imm Sj1=sj2imm （3）J 型指令：指令 指令格式 功能 op rs rt offset Beq 000100 sj1 Sj2 offset If sj1=sj2 then branch Bnq 000101 sj1 Sj2 offset If sj1sj2 then branch 3.2 总体结构设计：该 MIPS 主要由 8 个模块组成，各个子模块分别设计其特定的功能，最终利用一个总的模块进行子模块间连

6、接，使得整个 CPU 能连贯执行指令，在仿真结果中观察设计结果，最终进行硬件下载，验证设计。其中各个模块简单功能如下：（1）存储器模块：具备基本的读写功能，用于存放数据和指令。（2）寄存器堆模块：由 32 个 32 位的寄存器组成，提供较大的存储空间，用于存放暂存数据和指令。（3）算术逻辑运算器模块：执行加减法等算术运算，与非或等逻辑运算，以及比较移位传送等操作的功能部件，是该 CPU 的设计核心部分，存在不同的运算处理功能，是体现实验设计结果正确性的模块。（4）立即数扩展模块：执行 I 型指令时需要立即数扩展，该模块用于 MIPS 符号扩展，将 16 位数据扩展为 32 位数据。（5）主控制

7、模块：用于控制各个模块之间的分工运行，产生不同数据通路的控制信号，保证指令顺序执行不发生紊乱。（6）ALU 控制模块：用于生成 ALU 执行各种功能的控制信号，使 ALU 内部运行不发生紊乱。（7）分支跳转指令控制模块：用于生成分支和跳转指令的控制信号。（8）取指模块：进行指令的取出及译码，同时包括程序计数器 PC 运行设计。各模块间关系如下：过程能力概述 页脚内容4 MIPS（顶层）立即数扩展模块 算术逻辑运算器模块 主控制模块 ALU 控制模块 寄存器堆模块 分支跳转指令控制模块 存储器模块 取指模块 译码模块 取指模块 程序计数器 模块 3.3 接口定义和接口时序 MIPScpu_clk

8、rstOut3:0 说明：该 CPU 由 cpu_clk 和进行总的控制，并且输出程序计数器低 4 位进行简易流水灯显示，CPU 运行的结果包括逻辑运算等在仿真界面中进行分析和设计验证。cpu_clk 上升沿有效 rst 位低电平时复位有效 4 子模块详细设计 4.1 存储器模块设计 4.1.1 模块方案设计 指令存储器用于存放 CPU 运算的程序指令和数据等，采用单端口存储器过程能力概述 页脚内容5 设计，设计最大为 64 个存储单元，每个存储单元数据宽度为 32bit。4.1.2 接口定义 序号 接口信号名称 方向（I/O）说明 1 clk I 存储器工作时钟，频率为 50Mhz 2 rs

9、t I 存储器片选信号，低有效 3 ExtMem_Adr 5:0 I 存储器地址线 4 ExtMem_WR I 存储器读写信号，1 为写反之读 5 ExtMem_Din 31:0 I 存储器输入数据线 6 ExtMem32 31:0 O 存储器输出数据线 4.1.3 模块仿真验证 4.2 寄存器堆模块设计 4.2.1 模块方案设计 该 MIPS 指令格式中的寄存器号是 5bits，指令可以访问 32 个 32 位的寄存器。这 32 个 32 位的寄存器构成一个寄存器堆。4.2.2 接口定义 序号 接口信号名称 方向 说明 1 clk I 处理器工作时钟 2 rst I 复位信号 3 Raddr

10、14:0 I 读寄存器堆时的第 1 个寄存器下标 4 Raddr24:0 I 读寄存器堆时的第 2 个寄存器下标 5 Waddr4:0 I 写寄存器堆时的寄存器下标 6 We I 寄存器堆写使能 过程能力概述 页脚内容6 7 Wdata 31:0 I 待写入寄存器堆的数据 8 Rdata 131:0 O 读寄存器堆时第 1 个寄存器的输出 9 Rdata 231:0 O 读寄存器堆时第 2 个寄存器的输出 4.2.3 模块仿真验证 4.3 算术逻辑运算器模块设计 4.3.1 模块方案设计 运用 alu_clt 控制运算器的各种运算，包括无符号数的加法运算，有符号数的加法运算，或逻辑运算，与逻辑

11、运算，无符号数的减法运算，无符号小于置 1 运算，逻辑左移，逻辑右移，算术右移等。4.3.2 接口定义 序号 接口信号名称 方向（I/O）说明 1 ALU_DA 31:0 I 参与运算的第一个输入数据 2 ALU_DB 31:0 I 参与运算的第二个输入数据 3 alu_clt 3:0 I 运算功能编码 4 alu_shift 4:0 I 偏移量 5 ALU_Zero O 零标志位 6 Alu_Overflow O 溢出标志位 7 ALU_Dout 31:0 O 运算结果输出位 4.3.3 关键控制信号的产生 SUBctr=alu_clt2;ANDctr=alu_clt0;OVctr=!alu

12、_clt1&alu_clt0;过程能力概述 页脚内容7 SIGctr=alu_clt0;OPctr1=alu_clt2&alu_clt1|alu_clt3;OPctr0=alu_clt1;4.3.4 具体 ALU 实现如下图所示：ALU 操作控制信号O101201异或门异或门ALU_DA31:0ALU_DB31:0加减法运算器异或门阵列位扩展或门阵列01SUBctrOPctrOVctrSIGctrCinAdd_carryAdd_SignAdd_ResultAdd_OverflowZeroOverflowResult 4.3.5 模块仿真验证 过程能力概述 页脚内容8 4.4 立即数扩展模块设计

13、 4.4.1 模块方案设计 设计一个 32 位 MIPS 符号扩展单元 SE，用于将 16 位的数据转换为 32 位数据。4.4.2 接口定义 序号 信号名 端口说明 描述 1 Imm1615:0 I 来自指令寄存器的 16 位立即数 2 AluSrc I 立即数扩展信号的使能端 3 bus31:0 I 4 ExtImm3231:0 O 符号扩展后的 32 位立即数 4.4.3 模块仿真验证 4.5 主控制模块设计 4.5.1 模块方案设计 以指令译码结果中的6位操作码及相关信号产生整个数据通路中的各个控制信号。4.5.2 接口定义 序号 接口信号名称 方向（I/O）说明 1 op I 操作码

14、 2 RegDst O 目的寄存器选择 3 AluSrc O ALU 输入信号选择 4 ExtOp O 立即数扩展的使能信号 5 RegWr O 寄存器写使能 6 MemWr,O 存储器写使能 7 MemtoReg O 寄存器的装载信号选择 4.5.3 各控制信号的编码规则如下表所示：op 000 000 001 000 001 001 001 100 001 101 100 011 101 011 001 010 001 011 000 100 000 101 RegDst 0 1 1 1 1 1 0 1 1 0 0 RegWr 1 1 1 1 1 1 0 1 1 0 0 过程能力概述 页脚

15、内容9 ExtOp 0 1 0 0 0 1 1 1 0 1 1 AluSrc 0 1 1 1 1 1 1 1 1 0 0 MemWr 0 0 0 0 0 0 1 0 0 0 0 MemtoReg 0 0 0 0 0 1 0 0 0 0 0 4.5.4 模块仿真验证 4.6 ALU 控制模块设计 4.6.1 模块方案设计 通过译码结果中的高 6 位以及相关信号编码出数据通路中各个控制信号。4.6.2 接口定义 序号 端口名称 输入输出 端口说明 1 rst I 复位信号（高电平 1 有效）2 cpu_clk I 时钟（上升沿有效）3 func5:0 I 功能区分 4 op I 操作码 5 Alu

16、_ctrl3:0 O Alu 功能信号 4.6.3 执行 R 型指令 func 对应的 Alu_ctrl 编码如下表所示：func Alu_ctrl 100000 0001 100001 0000 100010 0101 100011 0100 过程能力概述 页脚内容10 100100 0100 100101 0011 101011 0110 101010 0111 000000 1001 000010 1001 000011 1100 001000 0000 4.6.4 模块仿真验证 4.7 分支跳转指令控制模块设计 4.7.1 模块方案设计 运用译码结果的高 6 位以及 ALU 的两个输入

17、数据决定分支及分支和跳转指令的控制信号。4.7.2 接口定义 序号 信号名 端口定义 描述 1 ALU_DA I 算术逻辑单元数据 A 2 ALU_DB I 算术逻辑单元数据 B 3 op I 指令操作码 4 func,I R 指令的功能操作码 5 Jump O 跳转信号使能端 6 Branch O 分支信号使能端 4.7.3 模块仿真验证 过程能力概述 页脚内容11 4.8 取指模块设计 4.8.1 模块方案设计 由程序计数器，取出指令以及译码三个子模块构成总的取指模块。4.8.2 接口定义 序号 信号名 方向（I/O）端口说明 1 clk 2 rst 3 ALU_DA 算术逻辑单元数据 A

18、 4 Branch 分支信号使能端 5 Jump 跳转信号使能端 6 op 指令操作码 7 rs 8 rt 9 rd 10 func R 指令的功能操作码 11 shamt 偏移量 12 imm16 立即数 13 ALU_DB 算术逻辑单元数据 B 14 Pc_out 程序计数器输出 4.8.3 电路基本构成如下图所示：过程能力概述 页脚内容12 PCFetchdecodeclkrstALU_DAJumpBranchPc_outALU_DBinstruct3232op5:0rs4:0rt4:0rd4:0func5:0shamt4:0Imm1615:0 4.8.4 跳转和分支指令执行时 PC_o

19、ut 的编码规律 Jump：Pc_out=ALU_DA Branch：Pc_out=Pc_out+1+ALU_DB 正常情况下：Pc_out=Pc_out+1 4.8.5 模块仿真验证 5 设计总体连接及仿真验证 5.1 设计总体连线 过程能力概述 页脚内容13 Main_ctrRegfileMemALU_ctrclkrstRaddr14:0Raddr24:0Waddr4:0WeWdata 31:0Rdata 131:0Rdata 231:0ALU_DA ALU_DBALU_DCALUctrRegDstAluSrcExtOpRegWrMemWrMemtoRegExtMem_dout1010Im

20、mFlagFetchPCDecodezerooverflowAluctroprsrtrdshamtfuncimm16Pc_outALU_DAJumpBranchALU_DBrst 5.2 在 ISE 仿真环境下仿真验证设计结果，仿真结果如下图所示：过程能力概述 页脚内容14 5.3 仿真结果分析 由仿真结果得知该 CPU 执行的 12 条指令均正常运行，实验基本成功，但是设计较为简单，并未涵盖太多复杂指令，需要进一步改善，使其趋于完善。6、实践课总结和心得体会 过程能力概述 页脚内容15 西安邮电大学 电子工程学院 计算机组成与实践 实践课程过程考核表 学生姓名*班级/学号*承担任务实验室 微

21、电子实验室 所在部门 微电子学系 实施时间 2015 年 3 月 6 日 2015 年 6 月 19 日 实践课程：时间安排、具体内容及成绩考核 实施时间 具体内容安排 考核结果 第 1 周 1、实践课程讲解，任务要求说明，学习和实践内容安排 2、兼容 MIPS 格式指令系统设计 第 23 周 1、指令存储器设计，寄存器堆设计 第 46 周 1、ALU 设计基本算术、逻辑单元的设计 32 位超前进位加法器的设计 32 位桶式移位寄存器的设计 第 78 周 1、取指令部件的设计 2、立即数处理单元设计 第 911 周 1、单周期处理器设计R 型指令的数据通路设计 I 型指令的数据通路设计 Loa

22、d/Store 指令的数据通路设计 分支指令/转移指令的数据通路设计 综合 12 条指令的完整数据通路设计 第 12 周 1、ALU 控制单元设计，主控制单元的设计 第 1314 周 1、单周期处理器总体连接 第 1415 周 1、单周期处理器总体仿真验证 第 16 周 课程考核验收 指导教师 对学生的评价 学习态度 认真 一般 不认真 学习纪律 全勤 偶尔缺勤 经常缺勤 实践能力 很强 一般 较差 指导教师对学生专业知识或社会实践能力等情况的意见 指导教师签字：年 月 日 过程能力概述 页脚内容16 西安邮电大学 电子工程学院 计算机组成与实践 实践课程成绩鉴定表 学生姓名*班级/学号*进行时间 2015 年 3 月 6 日 2015年 6 月 19 日 成绩鉴定 学习内容（20 分）与教学任务计划结合程度（10 分）与专业培养结合程度（6 分）其它（4 分）接受单位评价（20 分）实践能力（10 分）学习态度（6 分）学习纪律（4 分）报告鉴定（60 分）报告内容与实践过程紧密结合（15 分）报告内容与教学计划内容紧密结合（15 分）报告质量(主题、结构、观点、逻辑、资料、字数 30分)指导教师姓名 孟李林 职称 教授 成绩 评语 指导教师签字：年 月 日