串行数字锁相频率合成器的设计.doc

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1、串行数字锁相频率合成器的设计李希密（七二三研究所海菱公司，扬州 ）摘 要： 文章介绍了利用单片机AT89S52控制数字锁相环LMX2316实现具有低相位噪声性能的频率合成器, 分析了环路的带内相位噪声以及环路的锁定时间与环路带宽的关系， 讨论了环路滤波器的设计，最后得到了与分析相符合的结果。关键词：数字锁相环；单片机；频率合成器Abstract:In this paper, frequency synthesizer utilizing microcontroller AT89S52 and Digital Phase-Locked Loop LMX2316 is introduced。Pha

2、se noise and relation between lock time and loop bandwidth are analysed。The design of the loop filter is discussed at last。 Keywords: PLL；Microcontroller；Frequency synthesizer引言当前，随着数字技术的发展及微控制器在电子系统中的广泛应用，在很大程度上改变了传统的设计方法，数字频率合成技术的应用也日益广泛。数字频率合成器应用于通信设备中，使得工作频率的选择变得极为简单而又精确。并且随着大规模集成电路（LSI）技术和单片微机技

3、术的迅速发展，大大促进了数字锁相频率合成器集成化程度的提高和体积的缩小，满足了通信设备的高集成度和超小型化的要求。2 锁相环频率合成器的设计原理串行数字锁相频率合成器体现了程序设计和锁相技术的结合。这种合成器从总体结构上看由单片机、锁相环及可编程分频器三部分组成。其中可编程分频器是单片微机与锁相环之间的接口，同时也是组成数字锁相频率合成器的关键部件。锁相环路是一个负反馈相位控制系统。它由鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)和可编程分频器(N)四个基本部件组成。它的基本组成如下图：VCOLPF鉴相器晶振R分频器3 dB桥功放单片机数据寄存器N分频器图1 串行数字频率合成器原理

4、框图上述虚线框内为锁相环芯片。串行锁相环频率合成芯片LMX2316是National公司生产的一种高性能整数分频PLL芯片，由高速前置分频器、计数器、鉴相器和控制逻辑组成。主计数器N和参考计数器R分别对双模前置分频器输出频率和参考频率进行分频，各计数器的计数值可以通过串行编程实现。3 串行编程的实现 串行锁相环设置了移位寄存器，所以必须采用串行输入方式实现分频比的设置。若鉴相频率为fr，则R分频器的计数值：R=fosc / fr ( fosc为晶振输出频率）N分频器的计数值： N=fo / fr， (fo为频率合成器输出频率)分频比N包含吞除脉冲计数器分频比A和可编程计数器分频比B, 加载A和

5、 B值可控制振荡器的输出频率fo使其工作在相应的工作频率上。当环路锁定时，振荡器的输出频率为：fo =( (B32) + A ) fr加载N的编程比特流图：低比特位（LSB）高比特位（MSB）计数器分频比B控制位计数器分频比A 图2 编程数据流图最高比特位N19为快速锁存模式选择位。在编程时最高位先移入移位寄存器。LMX2316采用 SPI总线方式，时序图如下： 图3 编程时序图以下是编程代码：void frequency_n() unsigned char byte1; unsigned char byte2; unsigned char byte_r; unsigned char i; b

6、yte_r=0x94; clock=LOW; LE=LOW; for(i=0;i6;i+) da_ta=(bit)(byte_r&0x80); byte_r=byte_r1; clock=HIGH; clock=LOW; byte1=0x0A; / 可编程计数器分频比B低八位 for(i=0;i8;i+) da_ta=(bit)(byte1&0x80); byte1=byte11; clock=HIGH; clock=LOW; byte2=0x00; / 吞除脉冲计数器分频比A byte2=byte21; byte2=byte21; byte2=byte21; for(i=0;i5;i+) d

7、a_ta=(bit)(byte2&0x80); byte2=byte21; clock=HIGH; clock=LOW; da_ta=LOW; clock=HIGH; clock=LOW; da_ta=HIGH; clock=HIGH; clock=LOW; LE=HIGH; 4 相位噪声的分析随着无线电通信系统性能的提高，信号源相位噪声的要求常常是整个系统的制约因素。在一般情况下，环路的带内相位噪声由鉴相器、分频器和晶振的噪声决定，而带外相位噪声主要由VCO决定。对于晶振参考源、R分频器、鉴相器、N分频器的相位噪声来说，其传递函数为低通形式，而 对VCO而言，其相位噪声的传递函数为高通形式。

8、环路总的输出相位噪声就是噪声源相位噪声与它们各自传递函数乘积的迭加，其计算公式如下： 带内噪声+ 其中 SXO(f) 为晶振的相位噪声功率谱密度 SRD(f) 为R分频器的触发噪声功率谱密度 SPD(f) 为鉴相器噪声功率谱密度 SND(f) 为N分频器的触发噪声功率谱密度 KPD 为鉴相灵敏度当N很大时，带内噪声将会恶化很多。 另外，环路带宽的选择对环路带内噪声的影响也很大，若环路带宽选得过窄，VCO的带内噪声贡献将不可忽略。但如果选得过宽，就会引起带外噪声的恶化，而且也不利于鉴相频率纹 波的滤除。所以在实际中为了取得最佳的相位噪声效果，常常选择带内鉴相本底在VCO输出端的相噪贡献与VCO本

9、身相噪交点处的频率作为环路带宽。下面是串行数字锁相频率合成器偏移1KHz的相位噪声测试图：图4 相位噪声图5 锁定时间的考虑锁定时间对于频率合成器而言也是非常重要的指标。特别是在移动通信系统中，移动台在时隙状态(slottedmode )下会每隔一段时间上电检测接收通道是否有信号，这就要求各部件能迅速进入工作状态， 对于频合来说就是能够迅速准确地锁定。环路的锁定时间主要由环路带宽决定，与环路带宽成反比关系，带宽越大，锁定时间越短。可以根据下面公式进行计算： 6 环路滤波器的设计图5无源三阶环路滤波器在锁相环频率合成器中，环路滤波器的设计是非常重要的。鉴相频率在PLL输出上产生寄生杂散，二阶环路

10、一般不能满足实际工程的要求，因此采用无源三阶环路滤波器。具体电路如图所示：该滤波器是由C1、C2、R2组成的二阶滤波器和R3、C3组成的辅助滤波器所合成，可以将电流泵鉴相器输出的鉴相电流转换成控制电压。辅助滤波器的作用是抑制鉴相频率的输出纹波，在鉴相频率处产生附加极点。为了衰减鉴相频率，附加滤波器的时间常数为T3=R3*C3，1/T3小于参考频率，但必须高于环路带宽的5倍以上。当满足 C3 C1/10时，用开环增益带宽和相位裕度的方法计算环路参数。实际计算：VCO压控灵敏： Kvco=80MHz/V鉴相灵敏度： Kpd=4mA频率输出： Fout=1200MHz 鉴相频率 ： Fr=100kH

11、z开环增益带宽： =2*3.*10kHz=62832相位裕度： =45附加辅助滤波器衰减为：ATT=20dB 求得分频比N为： N=Fout/Fr=12000根据公式可求得环路滤波器的时间常数T1、T3 ：=6.59e-6=4.77 e-6环路带宽c为：=3.52e4根据T1、T3、c可计算出时间常数T2： =7.1 e-5根据以上的计算，我们可以计算出二阶滤波器的元件值C1、C2、R2：=5.16nF=50.4nF=1.4 k辅助滤波器C3的计算由T3和R3决定，如果选取R3=22 k，C3值为：=217pF7 实际设计时考虑 PLL与VCO对电源比较敏感,要求5V电源的纹波要小。并在PLL

12、电路板的5V电源输入端进行滤波。将电源对相噪的影响尽可能降到最小。图6 电源滤波图图中L1为EMI吸收磁珠.该低通滤波器能有效消除电源上各种干扰信号。由于PLL为串行数据界面,需用单片机进行加载。实际中由于考虑到重量与体积,单片机与整个PLL电路比较靠近，单片机工作时产生高频噪声。为了避免单片机使PLL相噪声恶化,将VCO与PLL以及功放用屏蔽罩与单片机分隔开,并将单片机的供电电源与PLL、VCO、功放分开。8 结束语这种用单片机控制的频率合成器，具有设计简单，价格低廉、应用方便、系统可靠等优点，而且非常灵活，同时还可以根据需要改变频率。从电路结构上看，本电路所采用的三阶环路形式捕捉带宽大，锁定时间短，通电及改变指令后能迅速锁定，按照本文提出的环路设计公式，可以得到符合要求的结果。参考文献张冠百编锁相与频率合成技术北京：电子工业出版社，19862 白居宪低噪声频率合成西安：西安交通大学出版社，1995年1月