Verilog-HDL数字设计教程-第4章-Verilog-HDL常用电路设计新课件.ppt

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1、第4章 Verilog HDL常用电路设计4.1 常用组合逻辑电路设计4.2 常用时序逻辑电路设计4.3 小结1/10/202314.1 常用组合逻辑电路设计常用组合逻辑电路设计1 数据选择器 2 译码器 3 加法器4 乘法器5 比较器6 ALU7 三态总线 1/10/202324.1 常用组合逻辑电路设计常用组合逻辑电路设计1/10/20233数据选择器数据选择器【例4-1】参数型n位，mx1数据选择器module multiplexer_N(X1,X2,X3,X4,sel,Y);parameter N=8;/该参数定义了一个（8位）的4选一多路选择器inputN-1:0 X1,X2,X3,

2、X4;input1:0 sel;output reg N-1:0 Y;always(sel,X1,X2,X3,X4)case(sel)2b00:Y=X1;2b01:Y=X2;2b10:Y=X3;2b11:Y=X4;endcaseendmodule 1/10/20234译码器译码器【例4-2】参数型log nxn译码器module decode_N(sel,Y);parameter N=4;/该参数定义了一个4输出（4位）的译码器input1:0 sel;/此参数为2位,通过计算log4=2得到,可得到4输出译码器output reg N-1:0 Y;always(sel)case(sel)2b

3、00:Y=4b0001;2b01:Y=4b0010;2b10:Y=4b0100;2b11:Y=4b1000;endcaseendmodule1/10/20235加法器加法器【例4-3】参数型N位加法器module add_N(X,Y,sum,co);parameter N=8;input N-1:0 X,Y;output N-1:0 sum;output co;assign co,sum =X+Y;endmodule1/10/20236乘法器乘法器【例4-4】参数型N位乘法器module mul_N(X,Y,mul);parameter N=8;input N-1:0 X,Y;output 2

4、*N-1:0 mul;assign mul=X*Y;endmodule1/10/20237比较器比较器【例4-5】参数型N位比较器module compare_N(X,Y,X_gt_Y,X_eq_Y,X_lt_Y);parameter N=8;/参与比较的数的位数为8input N-1:0 X,Y;output reg X_gt_Y,X_eq_Y,X_lt_Y;always(X,Y)if(XY)begin X_gt_Y=1;X_eq_Y=0;X_lt_Y=0;endelse if(X=Y)begin X_gt_Y=0;X_eq_Y=1;X_lt_Y=0;endelse begin X_gt_Y

5、=0;X_eq_Y=0;X_lt_Y=1;endendmodule1/10/20238ALU【例4-6】参数型n位，m功能ALUmodule alu_N(X,Y,sel,result);parameter N=8;input2:0 sel;/3位可定义m=8功能input N-1:0 X,Y;output regN-1:0 result;always(X,Y,sel)begincase(sel)3b000:result=X+Y;/加法3b001:result=X-Y;/减法3b010:result=X1;/右移1位3b100:result=X&Y;/相与3b101:result=XY;/异或3

6、b110:result=X;/求反3b111:result=X;/直通endcase endendmodule sel输入操作说明000result=X+Y加法001result=X-Y减法010result=X1右移1位100result=X&Y相与101result=XY异或110result=X求反111result=X直通1/10/20239三态总线三态总线【例4-7】三态门设计module tri_s(enable,datain,dataout);parameter N=8;input enable;inputN-1:0 datain;output regN-1:0 dataout;

7、always(enable,datain)if(enable=1)dataout=datain;else dataout=bz;endmodule 1/10/202310三态总线三态总线【例4-8】N位4通道的三态总线驱动器module tri_bus(input3,input2,input1,input0,enable,out);parameter N=8;inputN-1:0 input3,input2,input1,input0;input1:0 enable;output regN-1:0 out;always(enable,input3,input2,input1,input0)be

8、ginif(enable=2b00)out=input3;else out=bz;if(enable=2b01)out=input2;else out=bz;if(enable=2b10)out=input1;else out=bz;if(enable=2b11)out=input0;else out=bz;endendmodule1/10/202311三态总线三态总线【例4-9】N位4通道的三态总线驱动器（实现方法1）module tri_bus_2(input3,input2,input1,input0,enable,out);parameter N=8;inputN-1:0 input3

9、,input2,input1,input0;input1:0 enable;outputN-1:0 out;assign out=(enable=2b00)?input3:bz,out=(enable=2b01)?input2:bz,out=(enable=2b10)?input1:bz,out=(enable=2b11)?input0:bz;endmodule 1/10/202312三态总线三态总线【例4-10】N位4通道的三态总线驱动器（实现方法2）module tri_bus_3(input3,input2,input1,input0,enable,out);parameter N=8;

10、inputN-1:0 input3,input2,input1,input0;input1:0 enable;output regN-1:0 out;always(enable,input3,input2,input1,input0)beginif(enable=2b00)out=input3;else out=bz;endalways(enable,input3,input2,input1,input0)beginif(enable=2b01)out=input2;else out=bz;endalways(enable,input3,input2,input1,input0)beginif

11、(enable=2b10)out=input1;else out=bz;endalways(enable,input3,input2,input1,input0)beginif(enable=2b11)out=input0;else out=bz;endendmodule1/10/2023134.2 常用时序逻辑电路设计常用时序逻辑电路设计1 D触发器和锁存器2 寄存器3 移位寄存器 4计数器5分频器6程序存储器 ROM7数据存储器 RAM 1/10/2023144.2 常用时序逻辑电路设计常用时序逻辑电路设计1/10/202315D触发器和锁存器触发器和锁存器【例4-12】一位D触发器实现方

12、式一：module my_dff(clk,d,q);input clk;input d;output reg q;always(posedge clk)q=d;endmodule1/10/202316寄存器寄存器【例4-13】参数型n位寄存器（1）一般寄存器）一般寄存器module regx(clk,d,q);parameter N=8;input clk;inputN-1:0 d;output regN-1:0 q;always(posedge clk)q=d;endmodule1/10/202317寄存器寄存器（2）同步复位）同步复位,，同步置数，异步使能的寄存器，同步置数，异步使能的寄存

13、器module register_N_0(D,Q,data,en,load,reset,clk);parameter N=8;input en,load,reset,clk;input N-1:0 D,data;output regN-1:0 Q;regN-1:0 temp;always(posedge clk)/同步复位 beginif(reset)temp=0;else if(load)temp=data;else temp=D;endalways(temp,en)/异步使能 beginif(en)Q=temp;else Q=bz;endendmodule1/10/202318移位寄存器移

14、位寄存器【例例4-14】参数型参数型n位移位寄存器位移位寄存器/8位位CPU中常用的移位寄存器模块中常用的移位寄存器模块module shift_N(clk,Ci,mode,D,Q,Co);input clk,Ci;/时钟和移位输入时钟和移位输入input2:0 mode;/移位模式控制字移位模式控制字inputN-1:0 D;/待加载移位的数据待加载移位的数据outputN-1:0 Q;/移位数据输出移位数据输出output reg Co;/移位输出移位输出regN-1:0 temp;parameter N=8;/8位移位寄存器位移位寄存器always(posedge clk)beginca

15、se(mode)3b000:begin temp=D;end /加载待移数加载待移数3b001:begin temp0=Ci;tempN-1:1=tempN-2:0;Co=tempN-1;/带进位循环左移带进位循环左移 end3b010:begin temp0=tempN-1;tempN-1:1=tempN-2:0;/自循环左移自循环左移 end3b011:begin tempN-1=temp0;tempN-2:0=tempN-1:1;/自循环右移自循环右移 end3b100:begin tempN-1=Ci;tempN-2:0=tempN-1:1;Co=temp0;/带进位循环右移带进位循环

16、右移 enddefault:temp=temp;/保持保持endcase endassign Q=temp;/移位后输出移位后输出endmodule 1/10/202319计数器计数器【例4-15】参数型n位计数器：带有异步复位和同步时钟使能module cnt_N(clk,rst,en,Q,cout);input clk,rst,en;output regN-1:0 Q;output cout;parameter N=4;always(posedge rst,posedge clk)beginif(rst)/计数器异步复位Q=0;/为了能生成诸如触发器一类的时序逻辑，建议使用非阻塞赋值els

17、e if(en)/计数器同步使能Q=Q+1;endassign cout=(Q=0)?1b1:1b0;/计数器满溢出后cout输出1endmodule 1/10/202320计数器计数器【例4-16】十进制加法计数器：带有异步复位和同步时钟使能功能module cnt10(clk,rst,en,Q,cout);input clk,rst,en;output regN-1:0 Q;output cout;parameter N=4;always(posedge rst,posedge clk)beginif(rst)/计数器异步复位Q=0;/为了能生成诸如触发器一类的时序逻辑，建议使用非阻塞赋值

18、else if(en)/计数器同步使能if(Q=9)Q=0;else Q=Q+1;endassign cout=(Q=0)?1b1:1b0;/计数器满溢出后cout输出1endmodule1/10/202321分频器分频器【例4-17】参数型2n分频，占空比为50%module divf_2powN(rst,clk,en,clk_N);input rst,clk,en;output clk_N;parameter N=2;regN-1:0 count;always(posedge clk)beginif(rst)count=0;else if(en)count=count+1;endassig

19、n clk_N=countN-1;endmodule 1/10/202322分频器分频器【例例4-18】参数型奇数分频，要求占空比为参数型奇数分频，要求占空比为50%moduledivf_oddn(clk,clk_N);input clk;output clk_N;parameter N=3;integer p,q;reg clk_p,clk_q;always(posedge clk)/N分频设计例分频设计例,体会其算法体会其算法(占空比占空比50%)begin if(p=N-1)begin p=0;clk_p=clk_p;end else p=p+1;endalways(negedge cl

20、k)begin if(q=N-1)q=0;else q=q+1;if(p=(N-1)/2)clk_q=clk_q;endassign clk_N=clk_pclk_q;endmodule 1/10/202323分频器分频器【例4-19】参数型偶数分频，要求占空比为50%module divf_even(clk,clk_N);input clk;output reg clk_N;parameter N=6;integer p;always(posedge clk)begin if(p=N/2-1)begin p=0;clk_N=clk_N;endelse p=p+1;endendmodule 1

21、/10/202324分频器分频器【例4-20】可设置参数的任意分频器：占空比可变module divf_parameter(rst,clk,en,clkout);input rst,clk,en;output clkout;integer temp;/最大值为2的32次方parameter N=7,M=3;/N为分频系数,M/N为占空比always(posedge clk)beginif(rst)temp=0;else if(en)if(temp=N-1)temp=0;else temp=temp+1;endassign clkout=(tempM)?1:0;endmodule1/10/202

22、325程序存储器程序存储器 ROM【例4-21】参数型ROM设计module rom_nxm(rom_data,rom_addr,clk,rd,load);parameter M=8,N=4;/4根地址线,8位数据input clk,rd;/rd读使能信号input load;/用于初始化ROM值的控制信号inputN-1:0 rom_addr;output regM-1:0 rom_data;regM-1:0 memory0:2*N;/4根地址线,8位数据的存储器always(posedge load)begin:init /该always块用于初始化ROM值integer i;for(i=

23、0;i(2*N);i=i+1)memoryi=i+1;endalways(posedge clk)begin:read /该always块用于读取ROM值if(rd)rom_data=memoryrom_addr;endendmodule1/10/202326数据存储器数据存储器 RAM【例4-22】参数型RAM设计module ram_nxm(rd,wr,cs,clk,addr,datain,dataout);parameter M=8,N=5;/5根地址线,8位数据input rd,wr,cs,clk;inputN-1:0 addr;inputM-1:0 datain;outputM-1:

24、0 dataout;regM-1:0 memory0:2*N;/5根地址线,12位数据的存储器regM-1:0 temp;assign dataout=temp;always(posedge clk)begin:p0if(cs)if(rd)temp=memoryaddr;else beginif(wr)memoryaddr=datain;temp=bz;end endendmodule1/10/2023274.3 小结小结在本章，我们讨论了以下知识点：理论上，可利用化简真值表并采用逻辑门来实现电路的方法，来设计所有组合电路，但用这种方法来设计大型电路是不现实的。降低复杂度的一种方法就是采用比逻

25、辑门功能更强大的组合元件。本章对组合元件及常用的组合逻辑电路进行了建模。常用的组合元件及组合逻辑电路包括：数据选择器、译码器、加法器、乘法器、比较器、ALU、三态总线等等。本章采用参数化的建模方法建模，很容易对这些电路进行扩展修改。就象使用较抽象的组合元件来实现复杂的组合逻辑一样，也可以使用较抽象的时序元件来设计复杂的时序逻辑。本章对时序元件及常用的时序逻辑电路进行了建模。常用的时序元件及时序逻辑电路包括：D触发器和锁存器、寄存器、移位寄存器、计数器、分频器、程序存储器和数据存储器等等。本章采用参数化的建模方法建模，很容易对这些电路进行扩展修改。参数化的设计，配合软件强大的综合功能使得设计有较

26、大的灵活性和实用价值，只要稍加修改，就可以应用到实际的工程设计中去。1/10/202328P104 T1、2、3、4、5、6、7、8作业作业1/10/202329在线教务辅导网：在线教务辅导网：http:/ 更多课程配套课件资源请访问在线教务辅导网更多课程配套课件资源请访问在线教务辅导网1/10/2023301/10/2023311/10/2023321/10/2023331/10/2023341/10/202335馋死1/10/2023361/10/2023371/10/2023381/10/2023391/10/2023401/10/2023411/10/2023421/10/2023431/10/2023441/10/2023451/10/2023461/10/2023471/10/202348P P T研 究 院POW ERPOI NT ACADEM Y1/10/2023491/10/2023501/10/202351