FPGA／CPLD结构与应用.ppt

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1、EDAEDA技术讲义技术讲义技术讲义技术讲义 2.3 CPLD结构与工作原理结构与工作原理MAX7000S系列的结构系列的结构:含含LAB,Microcells,E-PT,PIA,IOC,其他控制线如时钟其他控制线如时钟,OE等等(1)逻辑阵列块逻辑阵列块(LAB)EDAEDA技术讲义技术讲义技术讲义技术讲义 输入信号有输入信号有 36PIA+全局信号全局信号+IO引脚直接输入通道引脚直接输入通道(2)宏单元宏单元LAB是最大的逻辑单元是最大的逻辑单元.1LAB由由16个宏单元组成个宏单元组成,分两组分两组,每组每组8个个,形成形成2个个出借出借/借用并联扩展项的借用并联扩展项的链链.每个宏单

2、元与各自对每个宏单元与各自对应的应的I/O控制块相连控制块相连.4个个LAB通过通过PIA和全局和全局总线连接总线连接.全局总线全局总线由所有的专用由所有的专用输入输入,I/O引脚引脚,宏单元反宏单元反馈构成馈构成.每个每个LAB的输入信号的输入信号:来自来自PIA的的36路通用逻路通用逻辑输入辑输入;用于寄存器辅助功能的用于寄存器辅助功能的全局控制信号全局控制信号;从从I/O引脚到寄存器的引脚到寄存器的直接输入通道直接输入通道.EDAEDA技术讲义技术讲义技术讲义技术讲义MAX7000系列单个宏单元系列单个宏单元:宏单元宏单元由逻辑阵列由逻辑阵列,PT选择矩阵选择矩阵,可编程触发器构成可编程

3、触发器构成.每个宏单元提供每个宏单元提供5个个PT,其中其中1PT可馈入逻辑阵列可馈入逻辑阵列.5个乘积项个乘积项:逻辑函数逻辑函数,辅助输入辅助输入(clear,reset,clk,clock enable)1个乘积项个乘积项:反馈反馈;可编程触发器可编程触发器可编程触发器可编程触发器可编程为可编程为D,T,JK,RS触发器触发器,有有3种时钟控制方式种时钟控制方式:全局时钟全局时钟,带高电平的全局时钟带高电平的全局时钟,来自来自乘积项的时钟乘积项的时钟.EDAEDA技术讲义技术讲义技术讲义技术讲义2.3 CPLD结构与工作原理结构与工作原理(3)扩展乘积项扩展乘积项图图2-28 共享扩展乘

4、积项结构共享扩展乘积项结构16个个,自身反相自身反相后做后做扩展项扩展项EDAEDA技术讲义技术讲义技术讲义技术讲义 图图2-29 并联扩展项馈送方式并联扩展项馈送方式上个宏单元或门输出上个宏单元或门输出送送下个宏单下个宏单元或门输入元或门输入,结果再结果再送送下个宏单元或门输出下个宏单元或门输出,实现实现15个与门之或个与门之或.3级级 15个与项扩展个与项扩展,共共20 个个 与项与项(8输入与门输入与门)1LAB由由16个宏单元组成个宏单元组成,每组每组8个个,形成形成2个出借个出借/借用并联借用并联扩展项的扩展项的链链.最小编号最小编号的宏单元仅能出借的宏单元仅能出借,最大编号最大编号

5、的宏单元仅能借用的宏单元仅能借用.宏单元中不用的宏单元中不用的PT可分配给邻近可分配给邻近的宏单元的宏单元.EDAEDA技术讲义技术讲义技术讲义技术讲义2.3 CPLD结构与工作原理结构与工作原理(4)可编程连线阵列可编程连线阵列:固定延时特性固定延时特性不同的不同的LAB通过在通过在可编程连线阵列可编程连线阵列(PIA)上布线，以相互连接构上布线，以相互连接构成所需的逻辑。成所需的逻辑。图图2-30 PIA信号布线到信号布线到LAB的方式的方式EDAEDA技术讲义技术讲义技术讲义技术讲义(5)I/O控制控制块块工作方式工作方式:输入输入,输出输出,双向双向 组成组成:三态门三态门 +使能控制

6、电路使能控制电路 (由由OE1/OE2之一控制之一控制,或或接接GND,VCC )可使可使I/O引脚引脚单单独配置成输入独配置成输入/输出或双向工输出或双向工作方式作方式.每个每个IOC由由8-16个三态门和个三态门和使能控制电路使能控制电路组成组成.I/O引脚的三态引脚的三态输出缓冲器输出缓冲器.EDAEDA技术讲义技术讲义技术讲义技术讲义(5)I/O控制控制块块图图2-31 EPM7128S器件的器件的I/O控制块控制块EPM7128S器器件的件的I/O控制块控制块有有6个全局输个全局输出使能信号出使能信号.EDAEDA技术讲义技术讲义技术讲义技术讲义(6)时间特性时间特性EDAEDA技术

7、讲义技术讲义技术讲义技术讲义EDAEDA技术讲义技术讲义技术讲义技术讲义EDAEDA技术讲义技术讲义技术讲义技术讲义EDAEDA技术讲义技术讲义技术讲义技术讲义EDAEDA技术讲义技术讲义技术讲义技术讲义IOBIRIRCLBIRIRIRIRIRIRCLBCLBIRIRIRIRIRIRIRIRIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBCLBCLBCLBCLBCLBCLBFPGAFPGA的基本结构图的基本结构图可编程逻辑块可编程逻辑块可编程可编程I/O模块模块可编可编程互程互连资连资源源加载配置数据存储在片外加载配置数据存储在片外EPROM,用户控制加载过程即现场编程用户控

8、制加载过程即现场编程.FPGA:内部互连结构由多种不同长度的连线资源组成内部互连结构由多种不同长度的连线资源组成,每次布线的延迟可不同每次布线的延迟可不同,属统计型结构属统计型结构。逻辑单元主体为由静态存储器逻辑单元主体为由静态存储器(SRAM)构成的函数发生器构成的函数发生器,即查找表。即查找表。通过查找表可实现逻辑函数功能通过查找表可实现逻辑函数功能,采用采用SRAM工艺。工艺。主要有主要有:可编程逻辑块可编程逻辑块CLB +I/O模块模块 +可编程互连资源可编程互连资源 +SRAM2.4 FPGA的基本原理的基本原理EDAEDA技术讲义技术讲义技术讲义技术讲义一个一个N输入查找表输入查找

9、表(LUT，Look Up Table)可以实现可以实现N个输入变量的任何逻辑功能，个输入变量的任何逻辑功能，如如 N输入输入“与与”、N输入输入“异或异或”等。等。输入多于输入多于N个的函数、方程必须分开用几个查找表（个的函数、方程必须分开用几个查找表（LUT）实现实现什么是查找表什么是查找表?2.4.1 FPGA结构与工作原理结构与工作原理(XC4000为例为例)1 查找表查找表EDAEDA技术讲义技术讲义技术讲义技术讲义实际逻辑电路实际逻辑电路LUTLUT的实现方式的实现方式a,b,c,d a,b,c,d 输入输入逻辑输出逻辑输出地址地址RAMRAM中存储的内容中存储的内容0000000

10、00 000000 0000100010 0000100010 0.0 0.0 0111111111 1111111111 1 基于查找表结构的基于查找表结构的FPGAFPGA逻辑实现原理逻辑实现原理A,B,C,D由由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到芯片的管脚输入后进入可编程连线，然后作为地址线连到LUT，LUT中已事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合中已事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。逻辑就实现了。EDAEDA技术讲义技术讲义技术讲义技术讲义1 查找表查找表图图2-33 FPG

11、A查找表单元内部结构查找表单元内部结构EDAEDA技术讲义技术讲义技术讲义技术讲义基于基于LUTLUT的的FPGAFPGA逻辑单元（逻辑单元（LELE）内部结构内部结构EDAEDA技术讲义技术讲义技术讲义技术讲义XC4000系列系列CLB基本结构图基本结构图G4G3G2G1G1G4逻辑逻辑函数函数GGDINFGHH1 DIN S/R ECYQYS/R控制控制ID SDCIEC RDQ1H1GF9个个变量变量HF1F4FF4F1F2F3FDINFGHS/R控制控制ID SDCIEC RDQ1HGHHFXCP时钟时钟信号变换电路信号变换电路C1 C2 C3 C4XQ2、可编程逻辑块（、可编程逻辑块

12、（CLB）4选选1数据选择器数据选择器触发器触发器置位置位复位复位逻辑函数发生器逻辑函数发生器G F HEDAEDA技术讲义技术讲义技术讲义技术讲义2 2、可编程逻辑块（可编程逻辑块（CLB）1CLB=3逻辑函数发生器逻辑函数发生器 +2触发器触发器 +数据选择器数据选择器+信号变换信号变换 F、G为查表结构为查表结构G、F=四个输入变量，独立四个输入变量，独立，H=三输入变量，三输入变量，可实现可实现9变量组合逻辑函数。变量组合逻辑函数。G、F、H输出可输出可编程编程,连到连到CLB内部触发器、或连到内部触发器、或连到CLB的输出端的输出端X、Y。2个个D触发器，有公共的时钟和时钟使能输入端

13、。触发器，有公共的时钟和时钟使能输入端。R/S分别对触发器异步置位分别对触发器异步置位/复位。复位。DFF可配置成上升沿、下降沿触发。可配置成上升沿、下降沿触发。DFF输入可从输入可从F、G、H 或或DIN这这4中选一。中选一。DFF的输出的输出XQ和和YQ。MUX（4选选1、2选选1等）等）选择选择DFF输入信号、时钟有效边沿、输入信号、时钟有效边沿、时钟使能信号、输出信号。地址控制信号可编程。时钟使能信号、输出信号。地址控制信号可编程。EDAEDA技术讲义技术讲义技术讲义技术讲义XC4000系列系列IOB基本结构图基本结构图1D延时延时C1触发触发锁存器锁存器MUXMUX1D C1触发器触

14、发器QMUX输出输出缓冲器缓冲器输入输入缓冲器缓冲器VCCI/O上拉上拉/下拉下拉电阻电阻摆率摆率控制控制输入时钟输入时钟OEI1I2输输出出输出输出时钟时钟连连至至CLB3、输入、输入/输出模块（输出模块（IOB）EDAEDA技术讲义技术讲义技术讲义技术讲义3、输入、输入/输出模块（输出模块（IOB）由输入触发器、输入缓冲器、输出触发由输入触发器、输入缓冲器、输出触发/锁存器、输出缓冲器组锁存器、输出缓冲器组成。每个成。每个IOB控制一个引脚，可配置为输入、输出、双向控制一个引脚，可配置为输入、输出、双向I/O功能。功能。输入输入输入信号送到输入缓冲器。缓冲器的输出分为两路：输入信号送到输入

15、缓冲器。缓冲器的输出分为两路：1）直接经直接经MUX送到输出缓冲器送到输出缓冲器；2）经延时几纳秒送到输入经延时几纳秒送到输入DFF，再送到，再送到MUX。通过编程给。通过编程给MUX不同的控制信息，确定送到不同的控制信息，确定送到CLB阵列的阵列的I1和和I2是来自输入缓冲器，还是来自是来自输入缓冲器，还是来自DFF。DFF通过编程是通过编程是边沿、电平触发，上升沿、下降沿有效，配有独立的时钟。边沿、电平触发，上升沿、下降沿有效，配有独立的时钟。输出输出CLB阵列的阵列的OUT也有两条途径，也有两条途径，1）直接经）直接经MUX送到送到输出缓冲器；输出缓冲器；2）存入输出）存入输出DFF，再

16、送到输出缓冲器。，再送到输出缓冲器。DFF有独立有独立的时钟，可任选触发边沿。输出缓冲器受的时钟，可任选触发边沿。输出缓冲器受CLB送来的送来的OE信号控制，信号控制，使输出引脚有高阻态，还受转换速率（摆率）控制，使它可高速、使输出引脚有高阻态，还受转换速率（摆率）控制，使它可高速、低速运行。低速运行。IOB输出有两只输出有两只MOS管，栅极可编程，使管，栅极可编程，使MOS管导通或截止，管导通或截止，经上拉电阻（下拉电阻）接通经上拉电阻（下拉电阻）接通VCC、GND、不接通，改善输出波形、不接通，改善输出波形和负载能力。和负载能力。EDAEDA技术讲义技术讲义技术讲义技术讲义单长线结构框图单

17、长线结构框图开关开关矩阵矩阵开关开关矩阵矩阵开关开关矩阵矩阵开关开关矩阵矩阵F4 C4 G4 YQG1C1KF1XXQ F2 C2 G2YG3C3F3CLBCLBCLBCLB双长线结构框图双长线结构框图CLB开关开关矩阵矩阵夹在夹在CLB之间的之间的4条垂直和水平金条垂直和水平金属线段。其长度是单长线的两倍属线段。其长度是单长线的两倍双长线可使两个相隔（非相邻）双长线可使两个相隔（非相邻）的的CLB连接起来连接起来贯穿于贯穿于CLB之间的之间的8条垂直和条垂直和水平金属线段水平金属线段是输入和输出分别接至相邻是输入和输出分别接至相邻的单长线的单长线,可与开关矩阵相连。可与开关矩阵相连。可可控制

18、开关矩阵控制开关矩阵将某个将某个CLB与其他与其他CLB或或IOB连在一起连在一起4、可编程互联资源、可编程互联资源PIR由金属线段构成，带可编程开关，通过自动布线实现电路互连，实现由金属线段构成，带可编程开关，通过自动布线实现电路互连，实现CLB和和CLB之之间，间，CLB和和IOB之间的连接。之间的连接。XC4000采用分段互连结构，分为单长线、双长线、长线。采用分段互连结构，分为单长线、双长线、长线。EDAEDA技术讲义技术讲义技术讲义技术讲义 长线结构框图长线结构框图F4 C4 G4 YQXQ F2 C2 G2YG3C3F3G1C1KF1XCLB专用长线专用长线专用长线专用长线连接不经

19、过连接不经过可编程开关可编程开关矩阵，而直矩阵，而直接贯穿整个接贯穿整个芯片芯片主要用于高主要用于高扇出、关键扇出、关键信号的传播信号的传播EDAEDA技术讲义技术讲义技术讲义技术讲义4、可编程互联资源（、可编程互联资源（PIR）PIR由许多金属线段构成，由许多金属线段构成，金属线段带有可编程开关，通过自金属线段带有可编程开关，通过自动布线实现各种电路的连接，实现动布线实现各种电路的连接，实现FPGA内部的内部的CLB和和CLB之间，之间，CLB和和IOB之间的连接。之间的连接。XC4000采用分段互连资源结构，分为单长采用分段互连资源结构，分为单长线、双长线、长线三种。线、双长线、长线三种。

20、单长线单长线贯穿于贯穿于CLB之间的之间的8条垂直和水平金属线段，其交叉点条垂直和水平金属线段，其交叉点处是输入和输出分别接至相邻的单长线，可与开关矩阵相连。通过处是输入和输出分别接至相邻的单长线，可与开关矩阵相连。通过编程，可编程，可控制开关矩阵控制开关矩阵将某个将某个CLB与其他与其他CLB或或IOB连在一起。连在一起。双长线双长线是夹在是夹在CLB之间的之间的4条垂直和水平金属线段。其长度是条垂直和水平金属线段。其长度是单长线的两倍。要穿过单长线的两倍。要穿过CLB之后，这些金属线段在与可编程开关矩之后，这些金属线段在与可编程开关矩阵相连。双长线可使两个相隔（非相邻）的阵相连。双长线可使

21、两个相隔（非相邻）的CLB连接起来。可编程连接起来。可编程开关矩阵的连线点上有开关矩阵的连线点上有6个选通晶体管，进入开关矩阵的信号，可个选通晶体管，进入开关矩阵的信号，可于任何方向的单或双长线互连。于任何方向的单或双长线互连。长线长线其其连接不经过可编程开关矩阵，而直接贯穿整个芯片。连接不经过可编程开关矩阵，而直接贯穿整个芯片。因因长线连接信号延时时间小，主要用于高扇出、关键信号的传播。每长线连接信号延时时间小，主要用于高扇出、关键信号的传播。每条长线中间有可编程分离开关，使长线分成两条独立的连线通路，条长线中间有可编程分离开关，使长线分成两条独立的连线通路，每条连线只有阵列的宽度或高度的一

22、半。每条连线只有阵列的宽度或高度的一半。CLB的输入可以由邻的任的输入可以由邻的任一长线驱动，输出可通过三态缓冲器驱动长线。一长线驱动，输出可通过三态缓冲器驱动长线。EDAEDA技术讲义技术讲义技术讲义技术讲义2.4.2 FLEX10K系列器件系列器件图图2-34 FLEX 10K内部结构内部结构.IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC逻辑单元逻辑单元.IOCIOC.IOCIOCIOCIOC.快速通道互快速通道互连连逻辑阵列块逻辑阵列块(LAB)IOCIOC.EDAEDA技术讲义技术讲义技术讲义技术讲义连续布线和分段布线的比较连续布线连续布线=每次设计

23、重复的可预测性和高性能每次设计重复的可预测性和高性能连续布线(Altera 基于查找表（LUT）的 FPGA)LABLEEDAEDA技术讲义技术讲义技术讲义技术讲义.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA结构图.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式阵列块阵列块EDAEDA技术讲义技术讲义技术讲义技术讲义(1)逻辑单元逻辑单元LE图图2-35 LE(LC)结构图结构图数据1Lab 控制 3LE 输出进位链级联链查找表(LUT)清 零 和预置逻辑时钟选择进位

24、输入级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4EDAEDA技术讲义技术讲义技术讲义技术讲义(1)逻辑单元逻辑单元LE图图2-36 进位链连通进位链连通LAB中的所有中的所有LE快速加法器快速加法器,比较器和计数器比较器和计数器DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表LUTEDAEDA技术讲义技术讲义技术讲义技术讲义(1)逻辑单元逻辑单元LE图图2-37

25、 两种不同的级联方式两种不同的级联方式“与与”级联链级联链“或或”级联链级联链LUTLUTIN 3.0IN 4.7LUTIN(4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN(4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4+0.6x3=4.2 nsEDAEDA技术讲义技术讲义技术讲义技术讲义FLEX 10K器件的级联链操作图器件的级联链操作图实现多扇入功能实现多扇入功能FPGA结构结构LE的的4种工作模式：种工作模式：EDAEDA技术讲义技术讲义技术讲义技术讲义LE的的运算模式：运算模式

26、：D QPRNENA级联输入级联输入进位输入进位输入3输入输入查找表查找表DATA1DATA23输入输入查找表查找表1LE输出输出D QPRNENA进位输入进位输入3输入输入查找表查找表1级联输出级联输出进位输出进位输出DATA1(ena)DATA2(u/d)DATA3(data)DATA4(nload)LE输出输出级联输入级联输入3输入输入查找表查找表10进位输出进位输出级联输出级联输出实现实现加法器、累加器加法器、累加器和和比较器比较器功能功能实现实现计数器使能计数器使能、时钟使时钟使能能、同步加同步加/减控制减控制和和数数据加载据加载功能功能FPGA结构结构LE的的加加/减计数模式：减计

27、数模式：EDAEDA技术讲义技术讲义技术讲义技术讲义LELE的可清除计数模式的可清除计数模式与加与加/减计数模式类似，减计数模式类似，实现实现同步清除同步清除信号取代信号取代级联信号级联信号.FPGA结构结构EDAEDA技术讲义技术讲义技术讲义技术讲义(2)逻辑阵列逻辑阵列LAB是由一系列的相邻是由一系列的相邻LE构成的构成的图图2-38-FLEX10K LAB的的结构图结构图EDAEDA技术讲义技术讲义技术讲义技术讲义(3)快速通道快速通道(FastTrack):构成构成:行连线带行连线带,列连线带列连线带 特点特点:快速快速,延迟可测延迟可测,但不够灵但不够灵活活(4)I/O单元与专用输入

28、端口单元与专用输入端口图图2-39 IO单元结构图单元结构图EDAEDA技术讲义技术讲义技术讲义技术讲义(5)嵌入式阵列块嵌入式阵列块EAB是在输入、输出口上带有寄存器的是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式块，是由一系列的嵌入式RAM单元构成。单元构成。图图2-40 用用EAB构成不同结构构成不同结构的的RAM和和ROM 输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1 数 据 宽 度8,4,2,1地址宽度 8,9,10,11 写使能输入时钟EDAEDA技术讲义技术讲义技术讲义技术讲义zEAB的大小灵活可变,数据线

29、最宽8位,地址线最宽11位.z通过组合EAB 可以构成更大的模块z不需要额外的逻辑单元，不引入延迟，EAB 可配置为深度达2048的存储器EAB 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8EDAEDA技术讲义技术讲义技术讲义技术讲义EAB 可以用来实现:FIFO,ROM,RAM,乘法器,数字滤波器,微处理器利用输入输出可编程寄存器的EAB 可实现:同步设计,异步设计 VS非流水线结构非流水线结构,使用使用35个个 LE,速度为速度为 34 MHz 流水线结构速度为流水线结构速度为100 MHz,EAB8890 MH

30、z用用EAB实现的流水线乘法器操作速度可达实现的流水线乘法器操作速度可达 90 MHz!实例实例:4x4 乘法器乘法器+(6LE)+(6LE)+(7LE)8LELELELELELELELELELELELELELELELEEDAEDA技术讲义技术讲义技术讲义技术讲义 小小 结结:PLD的生产厂家众多的生产厂家众多,主流有三家主流有三家.altera,xilinx lattice 常见的产品有常见的产品有:PROM,EPROM,EEPROM,PLA,FPLA,PAL,GAL,CPLD,EPLD,EEPLD,HDPLD,FPGA,还有还有ispLSI,ispGAL,ispPAC,ispGDS等等.其

31、余类型的器件大家可以自学其余类型的器件大家可以自学,也可以有时间再介绍也可以有时间再介绍.现代现代CPLD/FPGA集成度度已经达到千万逻辑门集成度度已经达到千万逻辑门,功能十分功能十分强大强大.EDAEDA技术讲义技术讲义技术讲义技术讲义uFPGAFPGA芯片叫板微处理器芯片叫板微处理器 -如果没有微处理器如果没有微处理器,电脑会怎样电脑会怎样?答案令人惊讶答案令人惊讶-它的处理速度比常规电脑更快它的处理速度比常规电脑更快,而且快出很多倍而且快出很多倍!20032003年年7 7月月 Forbes Forbes 福布斯福布斯 报道报道uFPGAFPGA芯片武装超级电脑芯片武装超级电脑 尽尽管

32、管FPGAFPGA芯芯片片的的主主频频要要低低于于奔奔腾腾处处理理器器,但但是是FPGAFPGA芯芯片片可可并并行行处处理理多多项项任任务务,因因此此处处理理速速度度要要比奔腾处理器或数字信号处理器快得多比奔腾处理器或数字信号处理器快得多!EDAEDA技术讲义技术讲义技术讲义技术讲义 FPGAFPGA芯片叫板微处理器芯片叫板微处理器美国赢通系统公司（WincomSystems）推出一款令人惊叹的服务器。专为网站运行,尺寸仅有DVD大小，工作能力却相当于,甚至超超过过50台台戴尔、IBM或SUN公司售价5000美元的服务器。赢通公司的这款服务器并未采用目前电脑中的微处理器并未采用目前电脑中的微处

33、理器。传统的个人电脑及服务器通常采用intel的的奔奔腾腾处处理理器器作为CPU单元。而赢通的这一产品却没没有有采采用用微处理器，而是由FPGA芯片驱动。FPGA芯片的运行速度比奔腾处理器慢，但可并行处理多项任务，而微处理器一次仅能处理一项任务。因此，赢通公司的服务器只需配置几个价格仅为2000多美元的FPGA芯片，便可击败采用英特尔处理器的电脑，“我们的服务器处理速度要比普通服务器快50到到300倍倍”。EDAEDA技术讲义技术讲义技术讲义技术讲义原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真

34、、功能仿真2、时序仿真、时序仿真逻辑综合器逻辑综合器结构综合器结构综合器1、isp方式下载方式下载 2、JTAG方式下载方式下载 3、针对、针对SRAM结构的配置结构的配置4、OTP器件编程器件编程功能仿真功能仿真应用应用FPGA/CPLD的的EDA开发流程开发流程:FPGACPLD设计流程设计流程EDAEDA技术讲义技术讲义技术讲义技术讲义EDA应用实验的3个层次1、逻辑行为的实现（特点：非EDA及相关器件也能实现，无法体现EDA的优势）2、控制与信号传输功能的实现（特点：必须用EDA才能实现，能体现EDA的优势）3、算法的实现（特点：使用硬件方式取代传统CPU完成的许多算法功能，实现高速高

35、速性能）主要包括原数字电路中的实验项目，如：简单译码器、简单计数器、红绿交通灯控制、表决器、显示扫描器、电梯控制、乒乓球游戏、数字钟表、普通频率计、等等纯逻辑行为实现方面的电路的设计，时钟频率低。如：高速信号发生器（含高速D/A输出）、PWM、FSK/PSK、A/D采样控制器、数字频率合成、数字PLL、FIFO、RS232或PS/2通信、VGA显示控制电路、逻辑分析仪、存储示波器、虚拟仪表、图像采样处理和显示图像采样处理和显示、机电实时控制系统、FPGA与单片机综合控制等电路与单片机综合控制等电路的设计。如：离散FFT变换、数字滤波器数字滤波器、浮点乘法器、高速宽位加法器、数字振荡器、DDS、编码译码和压缩、调制解调器、以太网交换机、高频端DSP（现代DSP）、基于FPGA的嵌入式系统、SOPC/SOC系统、实时图象处理实时图象处理、大信息流加解密算法实现等电路的设计，嵌入式嵌入式ARM、含CPU软核软核Nios的软的软硬件联合设计硬件联合设计。时钟频率一般在50MHz以上。EDAEDA技术讲义技术讲义技术讲义技术讲义