(精品)EDA技术实用教程第8章.ppt

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1、EDA 技术实用教程技术实用教程第第 8 8 章章 状态机设计状态机设计 8.1 一般有限状态机设计一般有限状态机设计 K KX康芯科技康芯科技8.1.1 数据类型定义语句数据类型定义语句 TYPE语句的用法语句的用法如下：如下：TYPE 数据类型名数据类型名 IS 数据类型定义数据类型定义 OF 基本数据类型基本数据类型;或或 TYPE 数据类型名数据类型名 IS 数据类型定义数据类型定义;TYPE st1 IS ARRAY(0 TO 15)OF STD_LOGIC;TYPE week IS(sun，mon，tue，wed，thu，fri，sat);8.1 一般有限状态机设计一般有限状态机设

2、计 K KX康芯科技康芯科技8.1.1 数据类型定义语句数据类型定义语句 TYPE m_state IS (st0，st1，st2，st3，st4，st5);SIGNAL present_state，next_state :m_state ;TYPE BOOLEAN IS(FALSE，TRUE)；TYPE my_logic IS (1，Z，U，0);SIGNAL s1:my_logic;s1=Z;SUBTYPE 子类型名子类型名 IS 基本数据类型基本数据类型 RANGE 约束范围约束范围;SUBTYPE digits IS INTEGER RANGE 0 to 9;8.1 一般有限状态机设计

3、一般有限状态机设计 K KX康芯科技康芯科技8.1.2 为什么要使用状态机为什么要使用状态机 状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点 状态机可以定义符号化枚举类型的状态状态机可以定义符号化枚举类型的状态 状态机容易构成性能良好的同步时序逻辑模块状态机容易构成性能良好的同步时序逻辑模块 状态机的状态机的VHDLVHDL表述丰富多样、程序层次分明，易读易懂表述丰富多样、程序层次分明，易读易懂 在高速运算和控制方面，状态机更有其巨大的优势在高速运算和控制方面，状态机更有其巨大的优势 高可靠性高可靠性 8.1 一般有限状态机设计一般有限状态

4、机设计 K KX康芯科技康芯科技8.1.3 一般有限状态机的设计一般有限状态机的设计 1.1.说明部分说明部分 ARCHITECTURE.ISTYPE FSM_ST IS(s0，s1，s2，s3);SIGNAL current_state,next_state:FSM_ST;.8.1 一般有限状态机设计一般有限状态机设计 K KX康芯科技康芯科技8.1.3 一般有限状态机的设计一般有限状态机的设计 2.2.主控时序进程主控时序进程 图图8-1 一般状态机结构框图一般状态机结构框图 8.1 一般有限状态机设计一般有限状态机设计 K KX康芯科技康芯科技8.1.3 一般有限状态机的设计一般有限状态

5、机的设计 3.3.主控组合进程主控组合进程 4.4.辅助进程辅助进程 【例【例8-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS PORT(clk,reset :IN STD_LOGIC;state_inputs:IN STD_LOGIC_VECTOR(0 TO 1);comb_outputs:OUT INTEGER RANGE 0 TO 15);END s_machine;ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS(s0,s1,s2,s3);-数据类型定义，状态

6、符号化数据类型定义，状态符号化 SIGNAL current_state,next_state:FSM_ST;-将现态和次态定义为新的数据类型将现态和次态定义为新的数据类型BEGIN REG:PROCESS(reset,clk)-主控时序进程主控时序进程 （接下页）（接下页）K KX康芯科技康芯科技BEGIN IF reset=1 THEN current_state=s0;-检测异步复位信号检测异步复位信号 ELSIF clk=1 AND clkEVENT THEN current_state comb_outputs=5;IF state_inputs=00 THEN next_state

7、=s0;ELSE next_state comb_outputs=8;IF state_inputs=00 THEN next_state=s1;ELSE next_state comb_outputs=12;IF state_inputs=11 THEN next_state=s0;ELSE next_state comb_outputs=14;IF state_inputs=11 THEN next_state=s3;ELSE next_state=s0;END IF;END case;END PROCESS;END behv;8.1 一般有限状态机设计一般有限状态机设计 K KX康芯科技

8、康芯科技8.1.3 一般有限状态机的设计一般有限状态机的设计 图图8-2a 例例8-1状态机的工作时序状态机的工作时序 4.4.辅助进程辅助进程 8.1 一般有限状态机设计一般有限状态机设计 K KX康芯科技康芯科技8.1.3 一般有限状态机的设计一般有限状态机的设计 图图8-2b 打开打开QuartusII状态图观察器状态图观察器 4.4.辅助进程辅助进程 8.1 一般有限状态机设计一般有限状态机设计 K KX康芯科技康芯科技8.1.3 一般有限状态机的设计一般有限状态机的设计 图图8-2c 例例8-1的状态图的状态图 4.4.辅助进程辅助进程 8.2 Moore型有限状态机设型有限状态机设

9、 K KX康芯科技康芯科技8.2.1 多进程有限状态机多进程有限状态机 图图8-3 ADC0809工作时序工作时序 8.2 Moore型有限状态机设型有限状态机设 K KX康芯科技康芯科技8.2.1 多进程有限状态机多进程有限状态机 图图8-4 控制控制ADC0809采样状态采样状态图图 K KX康芯科技康芯科技8.2.1 多进程有限状态机多进程有限状态机 图图8-5 采样状态机结构框图采样状态机结构框图 K KX康芯科技康芯科技【例例8-2】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT IS PORT(D :IN STD_LOG

10、IC_VECTOR(7 DOWNTO 0);-来自来自0809转换好的转换好的8位数据位数据CLK :IN STD_LOGIC;-状态机工作时钟状态机工作时钟EOC :IN STD_LOGIC;-转换状态指示，低电平表示正在转换转换状态指示，低电平表示正在转换ALE :OUT STD_LOGIC;-8个模拟信号通道地址锁存信号个模拟信号通道地址锁存信号START :OUT STD_LOGIC;-转换开始信号转换开始信号OE :OUT STD_LOGIC;-数据输出数据输出3态控制信号态控制信号ADDA :OUT STD_LOGIC;-信号通道最低位控制信号信号通道最低位控制信号LOCK0 :O

11、UT STD_LOGIC;-观察数据锁存时钟观察数据锁存时钟Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-8位数据输出位数据输出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,st2,st3,st4);-定义各状态子类型定义各状态子类型 SIGNAL current_state,next_state:states:=st0;SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK :STD_LOGIC;-转换后数据输出锁存时钟信号转换后

12、数据输出锁存时钟信号 BEGINADDA=1;-当当ADDA=0，模拟信号进入通道模拟信号进入通道IN0；当当ADDA=1，则进入通道则进入通道IN1Q=REGL;LOCK0 ALE=0;START=0;LOCK=0;OE=0;next_state ALE=1;START=1;LOCK=0;OE=0;next_state ALE=0;START=0;LOCK=0;OE=0;IF(EOC=1)THEN next_state=st3;-EOC=1表明转换结束表明转换结束 ELSE next_state ALE=0;START=0;LOCK=0;OE=1;next_state ALE=0;START

13、=0;LOCK=1;OE=1;next_state next_state=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1)THEN current_state=next_state;END IF;END PROCESS REG;-由信号由信号current_state将当前状态值带出此进程将当前状态值带出此进程:REG LATCH1:PROCESS(LOCK)-此进程中，在此进程中，在LOCK的上升沿，将转换好的数据锁入的上升沿，将转换好的数据锁入 BEGIN IF LOCK=1 AND LOCK

14、EVENT THEN REGL next_state next_state IF(EOC=1)THEN next_state=st3;ELSE next_state next_state next_state next_state ALE=0;START=0;LOCK=0;OEALE=1;START=1;LOCK=0;OEALE=0;START=0;LOCK=0;OEALE=0;START=0;LOCK=0;OEALE=0;START=0;LOCK=1;OE ALE=0;START=0;LOCK=0;END CASE;END PROCESS COM2;8.2 Moore型有限状态机设型有限状态

15、机设 K KX康芯科技康芯科技8.2.1 多进程有限状态机多进程有限状态机 图图8-6 ADC0809采样状态机工作时序采样状态机工作时序 8.2 Moore型有限状态机设型有限状态机设 K KX康芯科技康芯科技8.2.2 单进程单进程Moore型有限状态机型有限状态机【例【例8-4】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT(DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0

16、);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS(ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST:ST_TYPE;BEGIN PROCESS(CLK,RST)BEGIN IF RST=1 THEN C_ST=ST0;Q IF DATAIN=10 THEN C_ST=ST1;ELSE C_ST=ST0;END IF;Q IF DATAIN=11 THEN C_ST=ST2;ELSE C_ST=ST1;END IF;Q IF DATAIN=01 THEN C_ST=ST3;ELSE C_ST=ST0;END

17、IF;Q IF DATAIN=00 THEN C_ST=ST4;ELSE C_ST=ST2;END IF;Q IF DATAIN=11 THEN C_ST=ST0;ELSE C_ST=ST3;END IF;Q C_ST=ST0;END CASE;END IF;END PROCESS;END behav;8.2 Moore型有限状态机设型有限状态机设 K KX康芯科技康芯科技8.2.2 单进程单进程Moore型有限状态机型有限状态机 图图8-7 例例8-4状态机综合后的部分主要状态机综合后的部分主要RTL电路模块（电路模块（Synplify综合）综合）8.2 Moore型有限状态机设型有限状态机

18、设 K KX康芯科技康芯科技8.2.2 单进程单进程Moore型有限状态机型有限状态机 图图8-8 例例8-4单进程状态机工作时序单进程状态机工作时序 8.2 Moore型有限状态机设型有限状态机设 K KX康芯科技康芯科技8.2.2 单进程单进程Moore型有限状态机型有限状态机 图图8-9 对应于例对应于例8-4的二进程状态机工作时序图的二进程状态机工作时序图 8.3 Mealy型有限状态机设计型有限状态机设计 K KX康芯科技康芯科技【例【例8-5】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATA

19、IN,RESET :IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 IS TYPE states IS(st0,st1,st2,st3,st4);SIGNAL STX:states ;BEGIN COMREG:PROCESS(CLK,RESET)BEGIN-决定转换状态的进程决定转换状态的进程 IF RESET=1 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX IF DA

20、TAIN=0 THEN STX IF DATAIN=1 THEN STX STX IF DATAIN=1 THEN Q=10000;ELSE Q IF DATAIN=0 THEN Q=10111;ELSE Q IF DATAIN=1 THEN Q=10101;ELSE Q IF DATAIN=0 THEN Q=11011;ELSE Q IF DATAIN=1 THEN Q=11101;ELSE Q Q=00000;END CASE;END PROCESS COM1;END behav;8.3 Mealy型有限状态机设计型有限状态机设计 K KX康芯科技康芯科技图图8-10 例例8-5状态机工作

21、时序图状态机工作时序图8.3 Mealy型有限状态机设计型有限状态机设计 K KX康芯科技康芯科技图图8-11 例例8-6状态机工作时序图状态机工作时序图 8.3 Mealy型有限状态机设计型有限状态机设计 K KX康芯科技康芯科技【例【例8-6】LIBRARY IEEE;-MEALY FSMUSE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 IS PORT(CLK,DATAIN,RESET :IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;ARCHITECTURE behav OF MEAL

22、Y2 IS TYPE states IS(st0,st1,st2,st3,st4);SIGNAL STX:states ;SIGNAL Q1:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGIN COMREG:PROCESS(CLK,RESET)-决定转换状态的进程决定转换状态的进程 BEGIN IF RESET=1 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX STX IF DATAIN=1 TH

23、EN Q2:=10000;ELSE Q2:=01010;END IF;WHEN st1=IF DATAIN=0 THEN Q2:=10111;ELSE Q2:=10100;END IF;WHEN st2=IF DATAIN=1 THEN Q2:=10101;ELSE Q2:=10011;END IF;WHEN st3=IF DATAIN=0 THEN Q2:=11011;ELSE Q2:=01001;END IF;WHEN st4=IF DATAIN=1 THEN Q2:=11101;ELSE Q2:=01101;END IF;WHEN OTHERS=Q2:=00000;END CASE;IF

24、 CLKEVENT AND CLK=1 THEN Q1=Q2;END IF;END PROCESS COM1;Q=Q1;END behav;8.4 状态编码状态编码 K KX康芯科技康芯科技8.4.1 状态位直接输出型编码状态位直接输出型编码 状态状态 ST000000初始态初始态ST111000启动转换启动转换ST200001若测得若测得EOC=1时，转下一状态时，转下一状态ST3ST300100输出转换好的数据输出转换好的数据ST400110利用利用LOCK的上升沿将转换好的数据锁存的上升沿将转换好的数据锁存STARTALEOELOCKB功功 能能 说说 明明状状 态态 编编 码码表表8-

25、1 控制信号状态编码表控制信号状态编码表 8.4 状态编码状态编码 K KX康芯科技康芯科技【例【例8-7】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD0809 IS.PORT(D :IN STD_LOGIC_VECTOR(7 DOWNTO 0);CLK,EOC:IN STD_LOGIC;ALE,START,OE,ADDA :OUT STD_LOGIC;c_state :OUT STD_LOGIC_VECTOR(4 DOWNTO 0);Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END AD0809;ARCHI

26、TECTURE behav OF AD0809 ISSIGNAL current_state,next_state:STD_LOGIC_VECTOR(4 DOWNTO 0);CONSTANT st0:STD_LOGIC_VECTOR(4 DOWNTO 0):=00000;CONSTANT st1:STD_LOGIC_VECTOR(4 DOWNTO 0):=11000;CONSTANT st2:STD_LOGIC_VECTOR(4 DOWNTO 0):=00001;CONSTANT st3:STD_LOGIC_VECTOR(4 DOWNTO 0):=00100;CONSTANT st4:STD_

27、LOGIC_VECTOR(4 DOWNTO 0):=00110;SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK :STD_LOGIC;（接下页）接下页）K KX康芯科技康芯科技 BEGIN ADDA=1;Q=REGL;START=current_state(4);ALE=current_state(3);OE=current_state(2);LOCK=current_state(1);c_state next_state next_state IF(

28、EOC=1)THEN next_state=st3;-EOC=1表明转换结束表明转换结束 ELSE next_state next_state next_state next_state=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1)THEN current_state=next_state;END IF;END PROCESS REG;-由信号由信号current_state将当前状态值带出此进程将当前状态值带出此进程:REG LATCH1:PROCESS(LOCK)-此进程中，在此进程中，在

29、LOCK的上升沿，将转换好的数据锁入的上升沿，将转换好的数据锁入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL next_state next_state next_state=st0;END case;8.5 非法状态处理非法状态处理 K KX康芯科技康芯科技【例【例8-10】.alarm=(st0 AND(st1 OR st2 OR st3 OR st4 OR st5)OR (st1 AND(st0 OR st2 OR st3 OR st4 OR st5)OR (st2 AND(st0 OR st1 OR st3 OR st4 OR st5)OR (st3

30、 AND(st0 OR st1 OR st2 OR st4 OR st5)OR (st4 AND(st0 OR st1 OR st2 OR st3 OR st5)OR (st5 AND(st0 OR st1 OR st2 OR st3 OR st4);习习 题题 K KX康芯科技康芯科技8-1.仿仿照照例例8-1，将将例例8-4用用两两个个进进程程，即即一一个个时时序序进进程程，一一个个组组合合进进程程表表达达出来。出来。8-2.为为确确保保例例8-5的的状状态态机机输输出出信信号号没没有有毛毛刺刺，试试用用例例8-4的的方方式式构构成成一一个个单单进进程程状状态态，使使输输出出信信号号得得到

31、到可可靠靠锁锁存存，在在相相同同输输入入信信号号条条件件下下，给给出出两两程程序的仿真波形。序的仿真波形。8-3.序序列列检检测测器器可可用用于于检检测测一一组组或或多多组组由由二二进进制制码码组组成成的的脉脉冲冲序序列列信信号号，当当序序列列检检测测器器连连续续收收到到一一组组串串行行二二进进制制码码后后，如如果果这这组组码码与与检检测测器器中中预预先先设设置置的的码码相相同同，则则输输出出1，否否则则输输出出0。由由于于这这种种检检测测的的关关键键在在于于正正确确码码的的收收到到必必须须是是连连续续的的，这这就就要要求求检检测测器器必必须须记记住住前前一一次次的的正正确确码码及及正正确确序

32、序列列，直直到到在在连连续续的的检检测测中中所所收收到到的的每每一一位位码码都都与与预预置置数数的的对对应应码码相相同同。在在检检测测过过程程中中，任任何何一一位位不不相相等等都都将将回回到到初初始始状状态态重重新新开开始始检检测测。例例8-11描描述述的的电电路路完完成成对对序序列列数数“11100101”的的检检测测，当当这这一一串串序序列列数数高高位位在在前前(左左移移)串串行行进进入入检检测测器器后后，若若此此数数与与预预置置的的密密码码数数相相同同，则则输输出出“A”，否否则则仍仍然然输出输出“B”。习习 题题 K KX康芯科技康芯科技【例【例8-11】LIBRARY IEEE;US

33、E IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN，CLK，CLR :IN STD_LOGIC;-串行输入数据位串行输入数据位/工作时钟工作时钟/复位信号复位信号 AB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-检测结果输出检测结果输出END SCHK;ARCHITECTURE behav OF SCHK IS SIGNAL Q:INTEGER RANGE 0 TO 8;SIGNAL D:STD_LOGIC_VECTOR(7 DOWNTO 0);-8位待检测预置数位待检测预置数(密码密码=E5H)BEGIN D=1110

34、0101 ;-8位待检测预置数位待检测预置数 PROCESS(CLK,CLR)BEGIN IF CLR=1 THEN Q IF DIN=D(7)THEN Q=1;ELSE Q IF DIN=D(6)THEN Q=2;ELSE Q IF DIN=D(5)THEN Q=3;ELSE Q IF DIN=D(4)THEN Q=4;ELSE Q IF DIN=D(3)THEN Q=5;ELSE Q IF DIN=D(2)THEN Q=6;ELSE Q IF DIN=D(1)THEN Q=7;ELSE Q IF DIN=D(0)THEN Q=8;ELSE Q Q=0;END CASE;END IF;END

35、 PROCESS;PROCESS(Q)-检测结果判断输出检测结果判断输出 BEGIN IF Q=8 THEN AB=1010;-序列数检测正确，输出序列数检测正确，输出“A”ELSE AB=1011;-序列数检测错误，输出序列数检测错误，输出“B”END IF;END PROCESS;END behav;习习 题题 K KX康芯科技康芯科技要要求求1：说说明明例例8-11的的代代码码表表达达的的是是什什么么类类型型的的状状态态机机，它它的的优优点点是是什什么么？详详述述其其功功能能和和对对序序列列数数检检测测的的逻逻辑辑过过程程。要要求求2：根根据据例例8-11写写出出由由两两个个主主控控进进

36、程程构构成成的的相相同同功功能能的的符符号号化化Moore型型有有限限状状态态机机，画画出出状状态态图图，并并给给出出其其仿仿真真测测试试波波形形。要要求求3：将将8位位待待检检测测预预置置数数作作为为外外部部输输入入信信号号，即即可可以以随随时时改改变变序序列列检检测测器器中中的的比比较较数数据据。写写出出此此程程序序的的符符号号化化单单进进程程有有限限状状态机。态机。提提示示：对对于于D=“11100101”，电电路路需需分分别别不不间间断断记记忆忆：初初始始状状态态、1、11、111、1110、11100、111001、1110010、11100101 共共9种状态。种状态。习习 题题

37、K KX康芯科技康芯科技8-4.根根据据图图8-14(a)所所示示的的状状态态图图，分分别别按按照照图图8-4(b)和和图图8-14(c)写写出出对对应应结结构的构的VHDL状态机。状态机。8-5.在在不不改改变变原原代代码码功功能能的的条条件件下下用用两两种种方方法法改改写写例例8-2，使使其其输输出出的的控控制制信信号号(ALE、START、OE、LOCK)没没有有毛毛刺刺。方方法法1：将将输输出出信信号号锁锁存存后后输输出；方法出；方法2：使用状态码直接输出型状态机，并比较这三种状态机的特点。：使用状态码直接输出型状态机，并比较这三种状态机的特点。习习 题题 K KX康芯科技康芯科技图图

38、8-14 习题习题8-4状态图状态图 实实 验验 与与 设设 计计 K KX康芯科技康芯科技8-1.序列检测器设计序列检测器设计(1)实实验验目目的的：用用状状态态机机实实现现序序列列检检测测器器的的设设计计，了了解解一一般般状状态态机机的的设设计计与与应应用。用。(2)实验原理：实验原理：序列检测器的工作原理已在习题序列检测器的工作原理已在习题8-3中作了说明。中作了说明。(3)实实验验内内容容1：仔仔细细完完成成习习题题8-3的的全全部部内内容容，利利用用QuartusII对对例例8-11进进行行文文本本编编辑辑输输入入、仿仿真真测测试试并并给给出出仿仿真真波波形形，了了解解控控制制信信号

39、号的的时时序序，最最后后进进行行引引脚锁定并完成硬件测试实验。脚锁定并完成硬件测试实验。建议选择电路模式建议选择电路模式No.8（附录图附录图9），用键），用键7(PIO11)控制复位信号控制复位信号CLR；键键6(PIO9)控制状态机工作时钟控制状态机工作时钟CLK；待检测串行序列数输入待检测串行序列数输入DIN接接PIO10(左移，左移，最高位在前最高位在前)；指示输出；指示输出AB接接PIO39PIO36(显示于数码管显示于数码管6)。下载后：。下载后：按按实验板实验板“系统复位系统复位”键；键；用键用键2和键和键1输入输入2位十六进制待测序列数位十六进制待测序列数“11100101”；

40、按键按键7复位复位(平时数码平时数码6指示显指示显“B”)；按键按键6(CLK)8次，次，这时若串行输入的这时若串行输入的8位二进制序列码位二进制序列码(显示于数码显示于数码2/1和发光管和发光管D8D0)与预置与预置码码“11100101”相同，则数码相同，则数码6应从原来的应从原来的B变成变成A，表示序列检测正确，否表示序列检测正确，否则仍为则仍为B。实实 验验 与与 设设 计计 K KX康芯科技康芯科技8-1.序列检测器设计序列检测器设计(4)实实验验内内容容2：根根据据习习题题8-3中中的的要要求求3提提出出的的设设计计方方案案，重重复复以以上上实实验验内内容容(将将8位位待待检检测测

41、预预置置数数由由键键4/键键3作作为为外外部部输输入入，从从而而可可随随时时改改变检测密码变检测密码)。(5)实实验验思思考考题题：如如果果待待检检测测预预置置数数必必须须以以右右移移方方式式进进入入序序列列检检测测器器，写写出出该该检检测测器器的的VHDL代代码码(两两进进程程符符号号化化有有限限状状态态机机)，并并提提出出测测试试该序列检测器的实验方案。该序列检测器的实验方案。(6)实实验验报报告告：根根据据以以上上的的实实验验内内容容写写出出实实验验报报告告，包包括括设设计计原原理理、程序设计、程序分析、仿真分析、硬件测试和详细实验过程。程序设计、程序分析、仿真分析、硬件测试和详细实验过

42、程。实实 验验 与与 设设 计计 K KX康芯科技康芯科技8-2.ADC0809采样控制电路实现采样控制电路实现(1)实验目的：实验目的：学习用状态机对学习用状态机对A/D转换器转换器ADC0809的采样控制电路的实现。的采样控制电路的实现。(2)实实验验原原理理：ADC0809的的采采样样控控制制原原理理已已在在8.2.1节节中中作作了了详详细细说说明明(实实验验程程序用例序用例8-2)。ADC0809是是CMOS的的8位位A/D转转换换器器，片片内内有有8路路模模拟拟开开关关，可可控控制制8个个模模拟拟量量中中的的一一个个进进入入转转换换器器中中。转转换换时时间间约约100s，含含锁锁存存

43、控控制制的的8路路多多路路开开关关，输输出有三态缓冲器控制，单出有三态缓冲器控制，单5V电源供电。电源供电。主要控制信号如图主要控制信号如图8-3所示：所示：START是转换启动信号，高电平有效；是转换启动信号，高电平有效；ALE是是3位通道选位通道选择地址择地址(ADDC、ADDB、ADDA)信号的锁存信号。当模拟量送至某一输入端信号的锁存信号。当模拟量送至某一输入端(如如IN1或或IN2等等)，由，由3位地址信号选择，而地址信号由位地址信号选择，而地址信号由ALE锁存；锁存；EOC是转换情况状态信号，是转换情况状态信号，当启动转换约当启动转换约100s 后，后，EOC产生一个负脉冲，以示转

44、换结束；在产生一个负脉冲，以示转换结束；在EOC的上升沿后，的上升沿后，若使输出使能信号若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输位数据结果输至数据总线，至此至数据总线，至此ADC0809的一次转换结束。实验过程。的一次转换结束。实验过程。实实 验验 与与 设设 计计 K KX康芯科技康芯科技8-2.ADC0809采样控制电路实现采样控制电路实现(3)实实验验内内容容：利利用用QuartusII对对例例8-2进进行行文文本本编编辑辑输输入入和和仿仿真真测测试试；给给出出仿仿真真波波形形。最最后后进进行行引引脚脚锁锁定定

45、并并进进行行测测试试，硬硬件件验验证证例例8-2电电路路对对ADC0809的的控制功能。控制功能。测测试试步步骤骤：建建议议选选择择电电路路模模式式No.5，由由对对应应的的电电路路图图可可见见，ADC0809的的转转换换时时钟钟CLK已已经经事事先先接接有有750kHz的的频频率率，引引脚脚锁锁定定为为：START接接PIO34，OE（ENABLE）接接PIO35，EOC接接PIO8，ALE接接PIO33，状状态态机机时时钟钟CLK接接clock0，ADDA接接PIO32(ADDB和和ADDC都都接接GND)，ADC0809的的8位位输输出出数据线接数据线接PIO23PIO16，锁存输出锁存

46、输出Q显示于数码显示于数码8/数码数码7(PIO47PIO40)。(4)实实验验思思考考题题：在在不不改改变变原原代代码码功功能能的的条条件件下下将将例例8-2表表达达成成用用状状态态码码直直接接输出型的状态机。输出型的状态机。(5)实验报告：实验报告：根据以上的实验要求、实验内容和实验思考题写出实验报告。根据以上的实验要求、实验内容和实验思考题写出实验报告。实实 验验 与与 设设 计计 K KX康芯科技康芯科技8-3.数据采集电路和简易存储示波器设计数据采集电路和简易存储示波器设计(1)实实验验目目的的：掌掌握握LPM RAM模模块块VHDL元元件件定定制制、调调用用和和使使用用方方法法；熟

47、熟悉悉A/D和和D/A与与FPGA接口电路设计；了解接口电路设计；了解HDL文本描述与原理图混合设计方法。文本描述与原理图混合设计方法。(2)实实验验原原理理：主主要要内内容容参参考考本本章章和和7.2节节。本本设设计计项项目目是是利利用用FPGA直直接接控控制制0809对对模模拟拟信信号号进进行行采采样样，然然后后将将转转换换好好的的8位位二二进进制制数数据据迅迅速速存存储储到到存存储储器器中中，在在完完成成对对模模拟拟信信号号一一个个或或数数个个周周期期的的采采样样后后，由由外外部部电电路路系系统统(如如单单片片机机)将将存存储储器器中中的的采采样样数数据据读读出出处处理理。1.元元件件A

48、DCINT。ADCINT是是控控制制0809的的采采样样状状态态机机，其其VHDL描描述述以以及其输入输出信号的含义与例及其输入输出信号的含义与例8-2完全相同，工作方式可参考完全相同，工作方式可参考8.2.1节；。节；。(3)实验内容实验内容1：设设ADDA=1；即模拟信号来自即模拟信号来自0809的的IN1口（可用实验系统右下角口（可用实验系统右下角的电位器产生被测模拟信号）完成此项设计，给出仿真波形及其分析，将设计结果在的电位器产生被测模拟信号）完成此项设计，给出仿真波形及其分析，将设计结果在Cyclone中硬件实现，用中硬件实现，用QuartusII的在系统的在系统RAM/ROM数据编

49、辑器了解采入数据编辑器了解采入RAM中中的数据。的数据。(4)实验内容实验内容2：优化设计。仿真设计电路图优化设计。仿真设计电路图8-15，检查此项设计得，检查此项设计得START信号是否信号是否有毛刺，如果有，改进有毛刺，如果有，改进ADCINT的设计（也可用其他方法），排除的设计（也可用其他方法），排除START的毛刺。的毛刺。实实 验验 与与 设设 计计 K KX康芯科技康芯科技图图8-15 ADC0809采样电路系统：采样电路系统：RSV.bdf 实实 验验 与与 设设 计计 K KX康芯科技康芯科技8-3.数据采集电路和简易存储示波器设计数据采集电路和简易存储示波器设计(5)实实验验

50、内内容容3：对对电电路路图图8-15完完成成设设计计和和仿仿真真后后锁锁定定引引脚脚，进进行行硬硬件件测测试试。参参考考实实验验8-2和和7-1对对0809和和0832的的引引脚脚锁锁定定：元元件件“ADCINT”引引脚脚锁锁定定参参考考实实验验8-2。WE用用键键1控控制制；为为了了实实验验方方便便，CLK接接clock0，频频率率先先选选择择64Hz（选选择择较较慢慢的的采采样样时时钟钟），作作状状态态机机工工作作时时钟钟。硬硬件件实实验验中中，建建议议选选择择电电路路模模式式No.5，打打开开+/-12V电电源源，首首先先使使WE=1，即即键键1置置高高电电平平，允允许许采采样样，由由于