7-时序逻辑电路设计.ppt

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1、超大规模集成电路基础超大规模集成电路基础20112011第第7 7章章 时序逻辑电路设计时序逻辑电路设计许晓琳许晓琳()合肥工业大学电子科学与应用物理学院合肥工业大学电子科学与应用物理学院合肥工业大学应用物理系本章重点本章重点寄寄存存器器、锁锁存存器器、触触发发器器、振振荡荡器器、脉脉冲冲发发生生器器和和施施密密特特触触发发器器的的实现技术实现技术静态与动态实现的比较静态与动态实现的比较时钟策略的选择时钟策略的选择时序逻辑电路设计.合肥工业大学应用物理系时序逻辑电路时序逻辑电路输输出出不不仅仅取取决决于于当当前前的的输输入入值值，也也取取决决于于原原先先的的输输入入值值。即即它它具具有记忆功能

2、有记忆功能7.1 7.1 引言引言COMBINATIONALLOGICRegistersOutputsNext stateCLKQDCurrent StateInputs图图7.1 7.1 利用正沿触发寄存器的有效状态机的方框图利用正沿触发寄存器的有效状态机的方框图时序逻辑电路设计.合肥工业大学应用物理系7.1.1 7.1.1 时序电路的时间参数时序电路的时间参数tCLKtDtsu tholdtQDATASTABLEDATASTABLERegisterCLKDQtc-q时序电路的时钟参数时序电路的时钟参数建立时间：在时钟翻转之前数据输入必须有效的时间建立时间：在时钟翻转之前数据输入必须有效的时

3、间保持时间：在时钟边沿之后数据输入必须仍然有效的时间保持时间：在时钟边沿之后数据输入必须仍然有效的时间传传播播延延时时：相相对对于于时时钟钟边边沿沿，最最坏坏情情况况下下，数数据据被被复复制制到到输输出出端端的时间的时间时序逻辑电路设计.合肥工业大学应用物理系推导系统级的时序约束条件：推导系统级的时序约束条件：最小时钟周期最小时钟周期TT tc-q+tplogic+tsu时时序序电电路路工工作作的的时时钟钟周周期期T必必须须能能容容纳纳电电路路中中任任何何一一级级的的最最长延时长延时对寄存器维持时间的要求对寄存器维持时间的要求tcdregister+tcdlogic thold这这一一约约束束

4、保保证证了了时时序序元元件件的的输输入入数数据据在在时时钟钟边边沿沿之之后后能能够够维维持足够长的时间，而不会因新进入的数据流而过早改变持足够长的时间，而不会因新进入的数据流而过早改变COMBINATIONALLOGICRegistersOutputsNext stateCLKQDCurrent StateInputs时序逻辑电路设计.合肥工业大学应用物理系7.1.2 7.1.2 存储单元的分类存储单元的分类前台存储器和后台存储器前台存储器和后台存储器嵌入在逻辑中的存储器嵌入在逻辑中的存储器/大量的集中存储内核大量的集中存储内核静态存储器和动态存储器静态存储器和动态存储器 正正反反馈馈或或再再

5、生生原原理理/在在与与MOS器器件件相相关关的的寄寄生生电电容容上上暂暂时时存存储储电荷电荷用用于于寄寄存存器器在在较较长长时时间间内内不不被被更更新新时时/用用于于要要求求较较高高性性能能水水平平和和采用周期时钟控制的数据通路电路中采用周期时钟控制的数据通路电路中锁存器和寄存器锁存器和寄存器电平敏感电平敏感/边沿触发边沿触发CLKCLKDDQQ时序逻辑电路设计.合肥工业大学应用物理系不同类型存储元件的定义不同类型存储元件的定义一个边沿触发的存储元件称为一个边沿触发的存储元件称为寄存器寄存器锁存器锁存器是一个电平敏感的器件是一个电平敏感的器件由交叉耦合的门构成的任何双稳态元件称为由交叉耦合的门

6、构成的任何双稳态元件称为触发器触发器(flip-flop)存储单元的分类存储单元的分类时序逻辑电路设计.合肥工业大学应用物理系7.2 7.2 静态锁存器和寄存器静态锁存器和寄存器双稳态原理双稳态原理多路开关型锁存器多路开关型锁存器主从边沿触发寄存器主从边沿触发寄存器低电压静态锁存器低电压静态锁存器静态静态SR触发器用强信号直接写数据触发器用强信号直接写数据时序逻辑电路设计.合肥工业大学应用物理系7.2.1 7.2.1 双稳态原理双稳态原理Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1交交叉叉耦耦合合的的两两个个反反相相器器形形成成了了双双稳稳态态电电路路(即即一一个个电电路路具具有

7、有2个个稳稳定定状态，每一个对应一个逻辑状态状态，每一个对应一个逻辑状态)。当翻转区中反相器的增益大于当翻转区中反相器的增益大于1时，时，只有只有A和和B是稳定的工作点，而是稳定的工作点，而C是是一个一个亚稳态亚稳态工作点。工作点。A.A.两个串联的反相器两个串联的反相器B.B.反相器的反相器的VTCVTC时序逻辑电路设计.合肥工业大学应用物理系亚稳态的概念亚稳态的概念改变电路状态的方法：改变电路状态的方法：切断反馈环路切断反馈环路(见见7.2.2 多路开关型锁存器多路开关型锁存器)触发强度超过反馈环触发强度超过反馈环(实现静态后台存储器的主要方法实现静态后台存储器的主要方法)双稳态原理双稳态

8、原理Vi1=Vo2Vi1=Vo2Vi2=Vo1Vi2=Vo1时序逻辑电路设计.合肥工业大学应用物理系7.2.2 7.2.2 多路开关型锁存器多路开关型锁存器负锁存器负锁存器当当CLK=0时采样时采样正锁存器正锁存器当当CLK=1时采样时采样CLK10DQ0CLK1DQ时序逻辑电路设计.合肥工业大学应用物理系CLKCLKCLKDQ用传输门构成正锁存器的晶体管级实现用传输门构成正锁存器的晶体管级实现(图图7.7)效率不高效率不高(它对于它对于CLK信号有信号有4个晶体管的负载个晶体管的负载)多路开关型多路开关型锁存器锁存器时序逻辑电路设计.合肥工业大学应用物理系(a)(a)电路图电路图 (b)(b

9、)不重叠时钟不重叠时钟CLKCLKCLKCLKQMQM仅有仅有NMOS传输管构成多路开关的多路开关型传输管构成多路开关的多路开关型NMOS锁存器锁存器(图图7.8)时钟负载减少；但对噪声容限和开关性能都会有影响时钟负载减少；但对噪声容限和开关性能都会有影响多路开关型多路开关型锁存器锁存器时序逻辑电路设计.合肥工业大学应用物理系7.2.3 7.2.3 主从边沿触发寄存器主从边沿触发寄存器思考：负沿触发寄存器的实现思考：负沿触发寄存器的实现图图7.9 7.9 基于主从结构的正沿触发寄存器基于主从结构的正沿触发寄存器CLK=0 采样采样 保持保持 CLK=01 保持保持 采样采样时序逻辑电路设计.合

10、肥工业大学应用物理系图图7.10 7.10 利用多路开关构成的主从型正沿触发寄存器利用多路开关构成的主从型正沿触发寄存器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlaveclkclk主级主级 采样采样从级从级 保持保持主级主级 保持保持从级从级 采样采样电路中包含电路中包含反相器反相器I1和和I4的好处是什的好处是什么？么？主从边沿触主从边沿触发寄存器发寄存器时序逻辑电路设计.合肥工业大学应用物理系多路开关型主从寄存器的时序特性多路开关型主从寄存器的时序特性建立时间：输入数据建立时间：输入数据D在时钟上升沿之前必须有效的时间在时钟上升沿之前必须有效的时间3 tpd_i

11、nv+tpd_tx传播延时：传播延时：QM值传播到输出值传播到输出Q所需要的时间所需要的时间tc-q=tpd_inv+tpd_tx 保持时间：在时钟上升沿之后输入必须保持稳定的时间保持时间：在时钟上升沿之后输入必须保持稳定的时间0主从边沿触主从边沿触发寄存器发寄存器时序逻辑电路设计.合肥工业大学应用物理系例例7.1 7.1 利用利用SPICESPICE进行时序分析进行时序分析图图7.11 7.11 建立时间模拟建立时间模拟时序逻辑电路设计.合肥工业大学应用物理系图图7.12 7.12 传输门寄存器的传播延时模拟传输门寄存器的传播延时模拟主从边沿触主从边沿触发寄存器发寄存器DQCLK0.50.5

12、1.52.5tc-q(lh)0.511.522.50time,nsecVoltstc-q(hl)时序逻辑电路设计.合肥工业大学应用物理系减少了时钟负载的静态主从寄存器减少了时钟负载的静态主从寄存器传输门寄存器的缺点是时钟信号的电容负载很大传输门寄存器的缺点是时钟信号的电容负载很大以稳定性为代价降低时钟负载的一个方法是以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路使电路成为有比电路T1的尺寸必须比的尺寸必须比I2更大，才能切换交叉耦合反相器的状态更大，才能切换交叉耦合反相器的状态为了避免反向传导，为了避免反向传导，I4必须比必须比I1弱弱DQT1I1CLKCLKT2CLKCLKI2I3

13、I4主从边沿触主从边沿触发寄存器发寄存器时序逻辑电路设计.合肥工业大学应用物理系非理想时钟信号非理想时钟信号时钟偏差时钟偏差因因为为布布置置两两个个时时钟钟信信号号的的导导线线会会有有差差别别，或或者者负负载载电电容容可可以以因因存存储储在在所所连连接接的的锁锁存存器器中中的的数数据据不不同同而而变变化化。这这一一影影响响称称为为时时钟钟偏偏差差时钟偏差会造成两个时钟信号的重叠时钟偏差会造成两个时钟信号的重叠理想时钟信号理想时钟信号 非理想时钟信号非理想时钟信号时序逻辑电路设计.合肥工业大学应用物理系时钟重叠可以引起两种类型的错误时钟重叠可以引起两种类型的错误竞竞争争情情况况：由由于于CLK和

14、和CLK在在一一个个很很短短的的时时间间内内都都为为高高电电平平，两个采样传输管都导通，因此在两个采样传输管都导通，因此在D和和Q之间有直接通路之间有直接通路不不确确定定状状态态：由由于于CLK和和CLK都都为为高高电电平平，那那么么节节点点A同同时时被被D和和B驱动驱动CLKCLKAB(a)电路图电路图XDQCLKCLKCLKCLK图图7.15 7.15 仅用仅用NMOSNMOS传输管的主从寄存器传输管的主从寄存器(b)一对时钟重叠一对时钟重叠非理想非理想时钟信号时钟信号时序逻辑电路设计.合肥工业大学应用物理系解决方案：解决方案：采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长采用两

15、相不重叠时钟，并保持两相时钟之间的不重叠时间足够长PHI2PHI1主级主级 采样采样从级从级 保持保持主级主级 保持保持从级从级 采样采样动态存储动态存储tnon_overlapPHI1PHI1AB(a)电路图电路图XDQPHI2PHI2图图7.16 7.16 伪静态两相位伪静态两相位D D寄存器寄存器(b)(b)两相不两相不重叠时钟重叠时钟非理想非理想时钟信号时钟信号时序逻辑电路设计.合肥工业大学应用物理系7.2.4 7.2.4 低电压静态锁存器低电压静态锁存器降降低低到到低低电电源源电电压压时时要要求求使使用用阈阈值值减减小小的的器器件件，然然而而这这会会产产生生显显著著亚亚阈阈值值漏漏电

16、功耗的负面影响电功耗的负面影响为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件图图7.18 7.18 采用多阈值采用多阈值CMOSCMOS解决漏电问题解决漏电问题时序逻辑电路设计.合肥工业大学应用物理系7.2.5 7.2.5 静态静态SRSR触发器触发器用强信号直接写数据用强信号直接写数据采用采用NOR门的门的SR触发器触发器采用采用NAND门的门的SR触发器触发器(a)(a)电路图电路图 (b)(b)逻辑符号逻辑符号 (c)(c)真值表真值表Forbidden StateSSRQQQQRSQQ00Q101001010110RQSQRQ时

17、序逻辑电路设计.合肥工业大学应用物理系时钟控制时钟控制SRSR锁存器锁存器包包括括一一对对交交叉叉耦耦合合的的反反相相器器，加加上上4个个额额外外的的晶晶体体管管来来驱驱动动触触发发器从一种状态转变到另一种状态，并实现同步器从一种状态转变到另一种状态，并实现同步图图7.21 7.21 有比有比CMOS SRCMOS SR锁存器锁存器110 0onoffoff onoff on 01 onoffoffon on on off offM1SRclkclkQM2M3M4M5M6M7M80 10 1Q静态静态SRSR触发器触发器时序逻辑电路设计.合肥工业大学应用物理系例例7.2 7.2 时钟控制时钟控

18、制SRSR锁存器的晶体管尺寸锁存器的晶体管尺寸4.03.53.0W/L5 and 62.52.00.00.51.01.52.0Q(Volts)time(ns)0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2012W=1m3VoltsQSW=0.9mW=0.8mW=0.7mW=0.6mW=0.5mA.A.DCDC输输出出电电压压和和下下拉拉器件尺寸器件尺寸M M5-65-6的关系的关系B.B.瞬瞬态态响响应应表表明明M M5 5和和M M6 6各各自自的的W/LW/L比应大于比应大于3 3以切换以切换SRSR触发器触发器时序逻辑电路设计.合肥工业大学应用物理系7.3 7

19、.3 动态锁存器和寄存器动态锁存器和寄存器静态电路静态电路只要电源电压加在该电路上，它所保存的值就一直有效只要电源电压加在该电路上，它所保存的值就一直有效缺点是它比较复杂缺点是它比较复杂动态电路动态电路将电荷暂时存储在寄生电容上将电荷暂时存储在寄生电容上为了保证信号的完整性，需要周期性地刷新该值为了保证信号的完整性，需要周期性地刷新该值DCLKCLKQCLKCLKCLKDQ时序逻辑电路设计.合肥工业大学应用物理系7.3.1 7.3.1 动态传输门边沿触发寄存器动态传输门边沿触发寄存器T1T2I1I2QQMDC1C2clkclkclkclk clkclk主级主级 采样采样从级从级 保持保持 主级

20、主级 保持保持从级从级 采样采样主级主级从级从级tsu =thold=tc-q =tpd_tx02 tpd_inv+tpd_tx时序逻辑电路设计.合肥工业大学应用物理系重叠时钟的影响重叠时钟的影响T1T2I1I2QQMDC1C2clkclkclkclk clkclk0-0 重叠重叠竞争的限制条件竞争的限制条件 toverlap0-0 tT1+tI1+tT21-1 重叠重叠竞争的限制条件竞争的限制条件 toverlap1-1 thold动态传输门边动态传输门边沿触发寄存器沿触发寄存器时序逻辑电路设计.合肥工业大学应用物理系动态传输门边动态传输门边沿触发寄存器沿触发寄存器伪静态的动态锁存器伪静态的

21、动态锁存器在稳定性方面的考虑限制了动态在稳定性方面的考虑限制了动态FF电路的应用电路的应用一一个个被被电电容容耦耦合合到到内内部部存存储储节节点点上上的的信信号号节节点点会会注注入入相相当当大大的的噪噪声而破坏状态声而破坏状态漏电电流漏电电流内内部部动动态态节节点点并并不不跟跟踪踪电电源源电电压压的的变变化化，其其结结果果是是降降低低了了噪噪声声容容限限一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态Dclkclk时序逻辑电路设计.合肥工业大学应用物理系7.3.2 C7.3.2 C2 2MOSMOS：一种对时钟偏差不敏感的方法

22、：一种对时钟偏差不敏感的方法clk clk clkclkQMC1C2QDM1M3M4M2M6M8M7M5MasterSlave clkclk主级主级 采样采样从级从级 保持保持主级主级 保持保持从级从级 采样采样ononoffoffononoffoff时序逻辑电路设计.合肥工业大学应用物理系C C2 2MOSMOS触发器触发器0-00-0覆盖的情况覆盖的情况只只要要时时钟钟边边沿沿的的上上升升和和下下降降时时间间足足够够小小，具具有有CLK和和!CLK时时钟钟控控制制的这一的这一C2MOS寄存器对时钟的重叠是不敏感的寄存器对时钟的重叠是不敏感的00QMC1C2QDM1M4M2M6M8M5 cl

23、kclk clkclk时序逻辑电路设计.合肥工业大学应用物理系C C2 2MOSMOS触发器触发器1-11-1覆盖的情况覆盖的情况11QMC1C2QDM1M2M6M5 clkclkM3M7 clkclk1-1 重叠重叠 约束：约束：toverlap1-1 thold时序逻辑电路设计.合肥工业大学应用物理系C C2 2MOS MOS 的瞬态特性的瞬态特性X(3)Q(3)Q(0.1)Time(nsec)Voltsclk(0.1)clk(3)X(0.1)图图7.28 时钟上升时钟上升/下降时间为下降时间为0.1ns和和3ns时时C2MOS FF的瞬态响应，假设的瞬态响应，假设In=1时序逻辑电路设计

24、.合肥工业大学应用物理系双边沿寄存器双边沿寄存器它它由由两两个个并并行行的的主主从从边边沿沿触触发发寄寄存存器器组组成成，寄寄存存器器的的输输出出用用三三态态驱驱动动器器实实现二选一现二选一CLK=1：上面的主级采样，从级保持上面的主级采样，从级保持下面的主级保持，从级采样下面的主级保持，从级采样CLK=0：上面的主级保持，从级采样上面的主级保持，从级采样下面的主级采样，从级保持下面的主级采样，从级保持优优点点：需需要要较较低低的的时时钟钟频频率率(原原来来频频率率的的1/2)来来完完成成同同样样功功能能的的数数据据处理量，节省了时钟分布网络中的功耗处理量，节省了时钟分布网络中的功耗时序逻辑电

25、路设计.合肥工业大学应用物理系7.3.3 7.3.3 真单相钟控寄存器真单相钟控寄存器(TSPCR)(TSPCR)clkclkInQ正锁存器正锁存器负锁存器负锁存器clkclkInQ当当clk=1时，保持模式时，保持模式当当clk=0时，采样模式时，采样模式当当clk=1时，采样模式时，采样模式当当clk=0时，保持模式时，保持模式时序逻辑电路设计.合肥工业大学应用物理系例例7.3 7.3 锁存器嵌入逻辑对电路性能的影响锁存器嵌入逻辑对电路性能的影响clkclkInQPUNPDNclkclkAQBBA分析：建立时间的增加一般要小于一个分析：建立时间的增加一般要小于一个AND门的延时门的延时时序

26、逻辑电路设计.合肥工业大学应用物理系简化的简化的TSPCTSPC锁存器锁存器(交叉输出交叉输出TSPCR)TSPCR)clkInQ正锁存器正锁存器负锁存器负锁存器当当clk=1时，采样时，采样当当clk=0时，保持时，保持clkInQ当当clk=1时，保持时，保持当当clk=0时，采样时，采样AA当当In=0时时,A=VDD-VTn当当In=1时时,A=|VTp|时序逻辑电路设计.合肥工业大学应用物理系clk主级主级 保持保持从级从级 采样采样主级主级 采样采样从级从级 保持保持TSPCTSPC正沿触发锁存器正沿触发锁存器clkDclkQclkclkXYM1M2M3M6M5M4M7M8M9on

27、offonoff D D时序逻辑电路设计.合肥工业大学应用物理系例例7.4 TSPC7.4 TSPC的晶体管尺寸问题的晶体管尺寸问题012300.20.40.60.81Time(nsec)VoltsclkQorigQmod晶体管尺寸晶体管尺寸初始宽度初始宽度 M4,M5=0.5 m M7,M8=2 m修改后的宽度修改后的宽度 M4,M5=1 m M7,M8=1 mQmodQorig时序逻辑电路设计.合肥工业大学应用物理系7.5 7.5 流水线：优化时序电路的一种方法流水线：优化时序电路的一种方法流水线是一项提高资源利用率的技术，它增加了电路的数据处理量流水线是一项提高资源利用率的技术，它增加了

28、电路的数据处理量时序逻辑电路设计.合肥工业大学应用物理系7.5.1 7.5.1 锁存型流水线与寄存型流水线锁存型流水线与寄存型流水线时序逻辑电路设计.合肥工业大学应用物理系7.5.2 NORA-CMOS7.5.2 NORA-CMOS：流水线结构的一种逻辑形式：流水线结构的一种逻辑形式clk clk clkclkC1C2OutFGclk clkC3只只要要锁锁存存器器之之间间的的所所有有逻逻辑辑功功能能块块F(用用静静态态逻逻辑辑实实现现)不不是是反反相相的的，C2MOS的流水线电路即是无竞争的的流水线电路即是无竞争的时序逻辑电路设计.合肥工业大学应用物理系0-0重叠区的竞争情况重叠区的竞争情况

29、1-1重叠区的竞争情况重叠区的竞争情况类似分析类似分析clk clk clkclk0时序逻辑电路设计.合肥工业大学应用物理系NORA-CMOSNORA-CMOS模块的例子模块的例子时序逻辑电路设计.合肥工业大学应用物理系7.6 7.6 非双稳时序电路非双稳时序电路7.6.1 7.6.1 施密特触发器施密特触发器重要特性：重要特性：对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应该该器器件件的的电电压压传传输输特特性性表表明明对对正正向向和和负负向向变变化化的的输输入入信信号号有有不不同同的的开关阈值开关阈值VinVoutVOHVO

30、LVMVM+InOut时序逻辑电路设计.合肥工业大学应用物理系用施密特触发器抑制噪声用施密特触发器抑制噪声注意滞环如何抑制了信号上的振荡注意滞环如何抑制了信号上的振荡注意输出信号快速地由低至高注意输出信号快速地由低至高(和由高至低和由高至低)翻转翻转时序逻辑电路设计.合肥工业大学应用物理系CMOSCMOS实现实现基基本本设设想想是是CMOS反反相相器器开开关关阈阈值值是是由由PMOS管管和和NMOS管管之之间间的的(导电因子导电因子)比率比率(kn/kp)决定的决定的时序逻辑电路设计.合肥工业大学应用物理系例例7.6 CMOS7.6 CMOS施密特触发器施密特触发器A.A.具有滞环的电压传输特

31、性具有滞环的电压传输特性 B.B.改变改变PMOSPMOS器件器件M4M4的尺寸比的影响的尺寸比的影响2.5VM 2VM 12.01.51.00.50.00.00.51.01.52.02.5Vx(V)Vin(V)2.5k=2k=3k=4k=12.01.51.00.50.00.00.51.01.52.02.5Vx(V)Vin(V)时序逻辑电路设计.合肥工业大学应用物理系思考题思考题7.7 7.7 另一种另一种CMOSCMOS施密特触发器施密特触发器时序逻辑电路设计.合肥工业大学应用物理系7.6.2 7.6.2 单稳时序电路单稳时序电路单单稳稳元元件件是是每每当当其其静静止止状状态态受受到到一一个

32、个脉脉冲冲或或一一个个翻翻转转事事件件触触发发时时就就产生一个宽度确定的脉冲电路产生一个宽度确定的脉冲电路常用的方法是采用一个简单的延时单元来控制脉冲的宽度常用的方法是采用一个简单的延时单元来控制脉冲的宽度时序逻辑电路设计.合肥工业大学应用物理系7.6.3 7.6.3 不稳电路不稳电路不稳电路不具有稳定状态不稳电路不具有稳定状态其其输输出出在在两两个个准准稳稳态态之之间间来来回回振振荡荡，其其周周期期由由电电路路的的拓拓扑扑结结构构和和参参数数(延延时时、电电源源电电压压等等)决定决定举例：环振举例：环振012N-15 5级环振的模拟波形级环振的模拟波形时序逻辑电路设计.合肥工业大学应用物理系in2two stage VCOv1v2v3v4VctrlVo2Vo1in1 delay cell simulated waveforms of 2-stage VCO0.50.00.51.01.52.02.53.02 0.51.5V1V2V3V4time(ns)2.53.5例例7.8 7.8 电流可控反相器的模拟电流可控反相器的模拟时序逻辑电路设计.合肥工业大学应用物理系ENDEND