《数字逻辑》第8章 半导体存储器与可编程逻辑器件.pptx

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1、数数字字逻逻辑辑北航计算机学院北航计算机学院艾明晶艾明晶 牛建伟牛建伟2第第8 8章半导体存储器与可编程逻辑器件章半导体存储器与可编程逻辑器件 了解半导体存储器（了解半导体存储器（RAM和和ROM）的电路结构、分）的电路结构、分类和特点。掌握半导体存储器的工作原理和扩展存储容类和特点。掌握半导体存储器的工作原理和扩展存储容量的方法。掌握基于量的方法。掌握基于Verilog HDL的存储器设计方法。的存储器设计方法。掌握阵列型掌握阵列型PLD和单元型和单元型PLD的基本结构和特点。掌握的基本结构和特点。掌握PLD的设计方法、设计流程。的设计方法、设计流程。v8.1 概述概述 v8.2 随机存储器

2、随机存储器v8.3 只读存储器只读存储器v8.4 基于基于Verilog HDL的存储器的存储器设计设计v8.5 PLD的的基本原理基本原理v8.6 PLD的设计技术的设计技术共共共共4 4 4 4学时学时学时学时3本章重点本章重点 v半导体存储器的工作原理；半导体存储器的工作原理；v扩展存储容量的方法扩展存储容量的方法;v基于基于Verilog HDL的存储器设计方法；的存储器设计方法；v阵列型阵列型PLD和单元型和单元型PLD的基本结构和特点；的基本结构和特点；vPLD的设计方法和设计流程的设计方法和设计流程48.1 概述概述 8.1.1 程序逻辑电路的结构及特点程序逻辑电路的结构及特点

3、8.1.2 半导体存储器的结构半导体存储器的结构 8.1.3 半导体存储器的分类半导体存储器的分类内容概要内容概要58.1.1 程序逻辑电路的结构及特点程序逻辑电路的结构及特点 v结构结构控制电路控制电路存储器存储器输输入入电电路路输输出出电电路路u控制电路控制电路包括计数器、寄存器等时序逻辑电路和译码器、运包括计数器、寄存器等时序逻辑电路和译码器、运算器等组合逻辑电路。从存储器中取出程序或数据，译码后使电算器等组合逻辑电路。从存储器中取出程序或数据，译码后使电路完成相应的操作。路完成相应的操作。u半导体存储器半导体存储器能存储大量二值信息的半导体器件，能存储大量二值信息的半导体器件，可以存放

4、程序和数据。可以存放程序和数据。u输入电路输入电路完成外部信息和指令、程序的输入。完成外部信息和指令、程序的输入。u输出电路输出电路完成处理结果信息及数据的输出。完成处理结果信息及数据的输出。v特点特点：软硬结合，用一块相同的硬件电路，通过改变：软硬结合，用一块相同的硬件电路，通过改变存储器中的程序或数据，完成多种功能的操作。存储器中的程序或数据，完成多种功能的操作。68.1.2 半导体存储器的结构半导体存储器的结构 v在计算机和数字系统中，都需要对大量的数据进行存储，在计算机和数字系统中，都需要对大量的数据进行存储，半导体存储器是这些数字系统不可缺少的组成部分。半导体存储器是这些数字系统不可

5、缺少的组成部分。v由于计算机处理的数据量越来越大，运算速度越来越快，由于计算机处理的数据量越来越大，运算速度越来越快，这就要求存储器有更大的存储容量和更快的存取速度。因这就要求存储器有更大的存储容量和更快的存取速度。因此此存储容量存储容量和和存取速度存取速度是衡量存储器性能的重要指标是衡量存储器性能的重要指标u动态存储器容量已达动态存储器容量已达109位位/片，高速随机存储器的存取片，高速随机存储器的存取时间只有时间只有10ns左右左右v半导体存储器的存储单元数目庞大、器件引脚有限，不可能半导体存储器的存储单元数目庞大、器件引脚有限，不可能像寄存器那样把每个存储单元的输入和输出直接引出。像寄存

6、器那样把每个存储单元的输入和输出直接引出。v解决办法：给每个存储单元编一个解决办法：给每个存储单元编一个地址地址，所有存储单元共用一所有存储单元共用一组输入组输入/输出引脚。输出引脚。只有被输入地址代码指定的存储单元才能与只有被输入地址代码指定的存储单元才能与公共的输入公共的输入/输出引脚接通，进行数据的写入或读出。输出引脚接通，进行数据的写入或读出。7半导体存储器的结构图半导体存储器的结构图字字数数M M字长字长N N存储矩阵存储矩阵地地址址译译码码器器输入输入/出控制电路出控制电路A A0 0A A1 1A Ai-1i-1A Ai-2i-2D Dk-1k-1D Dk-2k-2D D0 0B

7、 Bk-1k-1B Bk-2k-2B B0 0CSCSWRWR数据线数据线地地址址线线字线字线位线位线控控制制线线v存储矩阵存储矩阵存放数据的主体，存放数据的主体，由许多存储单元排列而成由许多存储单元排列而成v每个存储单元能存储每个存储单元能存储1位二位二进制代码，若干个存储单元进制代码，若干个存储单元形成一个形成一个存储组存储组字字，每，每个字包含的存储单元的个数个字包含的存储单元的个数称为称为字长字长。v地址译码器地址译码器产生到存储器产生到存储器“字字”的地址码的器件，其输入称的地址码的器件，其输入称为为地址线地址线，输出称为，输出称为字线字线。v输入输入/输出控制电路输出控制电路控制存

8、储器控制存储器数据的流向和状态（读或写）数据的流向和状态（读或写）片选控制片选控制读写控制读写控制字字8半导体存储器的输入和输出信号线半导体存储器的输入和输出信号线u地址线地址线用来寻址某一个存储单元。用来寻址某一个存储单元。n地址空间：地址线的条数决定了存储器的地址空间。有地址空间：地址线的条数决定了存储器的地址空间。有i条地址线条地址线的译码器，最多可有的译码器，最多可有2i条字线，能为条字线，能为2i个字提供地址线，则存储器个字提供地址线，则存储器的字数为的字数为2i个。个。u控制线控制线包括片选控制信号包括片选控制信号/CS和读写控制信号和读写控制信号/WR。n当当/CS=0时，存储器

9、为正常工作状态；时，存储器为正常工作状态；n当当/CS=1时所有输入、输出端为高阻态，不能对存储器进行时所有输入、输出端为高阻态，不能对存储器进行读读/写操作。写操作。n当当/CS=0、/WR=0时，执行时，执行写入写入操作，将数据线上的数据写操作，将数据线上的数据写入存储器中；入存储器中；n当当/CS=0、/WR=1时，执行时，执行读出读出操作，将数据从存储器中读操作，将数据从存储器中读出，送到数据线上。出，送到数据线上。u数据线数据线既是既是数据输入端又是数据输出端，由数据输入端又是数据输出端，由/CS和和/WR来控制数据的来控制数据的流向。流向。数据线的条数决定存储器的字长。数据线的条数

10、决定存储器的字长。9半导体存储器的存储容量半导体存储器的存储容量u字字：若干个存储单元构成的一个存储组。字是一个整体，有共同的地：若干个存储单元构成的一个存储组。字是一个整体，有共同的地址，共同用来代表某种信息，并共同写入存储器或从存储器中读出。址，共同用来代表某种信息，并共同写入存储器或从存储器中读出。u字长字长：构成存储器字中二进制数的位数。字长有：构成存储器字中二进制数的位数。字长有1、4、8、16、32位等，一般把位等，一般把8位字长称为位字长称为1字节字节（Byte）；）；16位字长称为位字长称为1字字（Word）。uD0Dk-1是存储器的数据线。数据线的条数决定存储器的字长。是存储

11、器的数据线。数据线的条数决定存储器的字长。u存储容量存储容量：存储矩阵能存放的二进制代码的总位数。：存储矩阵能存放的二进制代码的总位数。存储容量存储容量=字数字数M 字长字长N（位（位bit）(1B=8b)若地址线若地址线i=10，则，则M=2i=210=1024 1024=1K；1024K=1M；1024M=1G；1024G=1Tu字数字数：存储矩阵中所包含的存储组的个数。：存储矩阵中所包含的存储组的个数。地址线的条数决定存储地址线的条数决定存储器的字数。若有器的字数。若有i条地址线，则存储器的字数为条地址线，则存储器的字数为2i个个10半导体存储器的译码半导体存储器的译码v地址译码器地址译

12、码器产生到存储器产生到存储器“字字”的地址的地址v译码方式：译码方式：u矩阵译码矩阵译码：将地址线分为两组，分别为行地址译码器和列地址译码：将地址线分为两组，分别为行地址译码器和列地址译码器的输入。若行地址线和列地址线各器的输入。若行地址线和列地址线各i/2条，译码线数条，译码线数2 2i/2w线译码输出线数线译码输出线数1024（i10）w矩阵译码输出线数矩阵译码输出线数64（i10）u线译码线译码：若地址线为：若地址线为i条，需条，需i线线-2i线译码器，译码线数线译码器，译码线数 2iv矩阵译码的优点：译码输出线条数大为减少矩阵译码的优点：译码输出线条数大为减少v在集成电路中，译码线也占

13、用芯片的面积，因此在集成电路中，译码线也占用芯片的面积，因此减少译码线的条数可以扩大芯片的集成度。减少译码线的条数可以扩大芯片的集成度。w行地址行地址译码器将行器将行地址地址线译成某一条成某一条字字线的的输出高、低出高、低电平信号，以平信号，以选中中一行存一行存储单元（即元（即一个字）一个字）w列地址列地址译码器将列地址器将列地址线译成某成某一条列一条列译码线的的输出高、低出高、低电平平信号，从字信号，从字线选中的一行存中的一行存储单元中元中选择1位位（或（或几位几位）存储矩阵存储矩阵行行译译码码器器列译码器列译码器行行地地址址线线2j条条2i-j条条列地址线列地址线A0Aj-1AjAi-11

14、1半导体存储器的输入半导体存储器的输入/输出控制电路输出控制电路v输入输入/输出控制电路输出控制电路控制存储器数据的流向和片选使能控制存储器数据的流向和片选使能片选控制片选控制CS=0 芯片工作芯片工作1 芯片禁止，输出为高阻状态芯片禁止，输出为高阻状态读写控制读写控制WR=0 写操作（输入数据）写操作（输入数据）1 读操作（输出数据）读操作（输出数据）u写操作写操作：通过数据线将外部数据送入存储器的某些存：通过数据线将外部数据送入存储器的某些存储单元中保存储单元中保存u读操作读操作：把存在存储器的某些存储单元中的数据取：把存在存储器的某些存储单元中的数据取出送到数据线上，供其它器件或设备使用

15、。出送到数据线上，供其它器件或设备使用。12存储芯片结构（一维地址结构）存储芯片结构（一维地址结构）v10241位位SRAM：1024 个字，每个字有个字，每个字有 1 个二进制位个二进制位存储单元存储单元存储器存储器地址地址字选择线字选择线13存储芯片结构（存储芯片结构（SRAM二维地址结构）二维地址结构）SRAM 4096 4：4096 个字，每个字个字，每个字 4 位。位。列列地地址址128 X 128存储单元矩阵，存储单元矩阵，行地址数与列地址数不等行地址数与列地址数不等行行地地址址0000000110 0 0 0 014存储芯片结构（存储芯片结构（DRAM二维地址结构）二维地址结构）

16、DRAM 4096 4：4096 个字，每个字个字，每个字 4 位。位。行地址行地址列地址列地址64 X 256 存储单元矩阵，存储单元矩阵，行地址数与列地址数相等行地址数与列地址数相等158.1.3 半导体存储器的分类半导体存储器的分类v分类分类(按存、取功能）按存、取功能）u随机存储器随机存储器RAM（Random Access Memory）n也叫随机读也叫随机读/写存储器。使用中写存储器。使用中可读可写可读可写n优点：优点：正常工作状态下正常工作状态下可以可以快速地随时快速地随时向存储器向存储器写入数据写入数据或从中或从中读出数据读出数据n缺点：掉电后信息会丢失。缺点：掉电后信息会丢失

17、。u只读存储器只读存储器ROM（Read Only Memory）n使用中使用中（指正常工作状态下）指正常工作状态下）只读只读不写不写n优点：电路结构简单；掉电后信息不会丢失。优点：电路结构简单；掉电后信息不会丢失。n缺点：不能修改或重新写入数据，只适用于存储固定数据。缺点：不能修改或重新写入数据，只适用于存储固定数据。v问题：计算机的内存是问题：计算机的内存是ROM还是还是RAM？DDR、DDR2、DDR3是什么？是什么？16随机存取存储器随机存取存储器RAM的分类（的分类（1/2）u静态静态随机存取存储器随机存取存储器（SRAM）n使用中可读可写，不需要刷新。使用中可读可写，不需要刷新。n

18、用用触发器触发器作为存储单元存放作为存储单元存放1 和和0，只要不掉电即可持续保持内容，只要不掉电即可持续保持内容不变。不变。n优点：优点：存取速度比存取速度比DRAM快快n缺点：集成度不如缺点：集成度不如DRAM高高n按制造工艺的不同，分为双极型和按制造工艺的不同，分为双极型和MOS型型SRAM。n双极型双极型SRAM制造工艺复杂，制造工艺复杂，集成度较低，集成度较低，功耗大；但功耗大；但存取速度快存取速度快，主要用在一些高速数字系统中。主要用在一些高速数字系统中。nMOS型型SRAM功耗低、集成度高，包括功耗低、集成度高，包括NMOS型和型和CMOS型。型。CMOS型微功耗，大容量型微功耗

19、，大容量SRAM几乎都采用几乎都采用CMOS工艺。工艺。17随机存取存储器随机存取存储器RAM的分类（的分类（2/2）u动态动态随机存取存储器随机存取存储器（DRAM）n使用中可读可写，但需要定时刷新。使用中可读可写，但需要定时刷新。n基本存储电路为带驱动晶体管的基本存储电路为带驱动晶体管的电容电容。电容上有无电荷状态被视。电容上有无电荷状态被视为逻辑为逻辑1 和和0。随着时间的推移，电容上的电荷会逐渐减少，为。随着时间的推移，电容上的电荷会逐渐减少，为保持其内容必须周期性地对其进行保持其内容必须周期性地对其进行刷新刷新（对电容充电对电容充电）。）。n优点：结构非常简单，优点：结构非常简单，集

20、成度集成度远远高高于于SRAMn缺点：存取速度不如缺点：存取速度不如SRAM快快n为为保持数据保持数据必须必须设置刷新电路，硬件系统复杂设置刷新电路，硬件系统复杂。18只读存储器只读存储器ROM的分类的分类u固定固定ROM（掩膜（掩膜MROM）：数据在）：数据在生产时生产时写入，出厂后数据不能更写入，出厂后数据不能更改。使用中只读不写。改。使用中只读不写。u可编程可编程ROM（PROM，Programmable Read Only Memory）：）：数据可由数据可由用户用户一次性编程写入，写入后的数据不能再更改。使用中一次性编程写入，写入后的数据不能再更改。使用中只读不写。只读不写。u光可擦

21、可编程光可擦可编程ROM（EPROM，Erasable Programmable Read Only Memory）：数据可用）：数据可用紫外光紫外光擦去并由擦去并由用户用户多次编程写入，使多次编程写入，使用中只读不写。写入需要使用专门的编程器完成；数据擦除需要使用中只读不写。写入需要使用专门的编程器完成；数据擦除需要使用专门的擦除器完成，擦除速度很慢。用专门的擦除器完成，擦除速度很慢。u电可擦可编程电可擦可编程ROM（EEPROM，Electricity Erasable Programmable Read Only Memory）：数据可用）：数据可用电电擦去并由擦去并由用户用户多次编程写

22、入，使用中只读不写。擦除速度较快。多次编程写入，使用中只读不写。擦除速度较快。u快闪存储器（快闪存储器（Flash Memory）：）：数据可用数据可用电电擦去并由擦去并由用户用户多次编程多次编程写入，使用中只读不写。擦除速度很快。写入，使用中只读不写。擦除速度很快。198.2 随机存储器随机存储器8.2.1 静态随机存储器静态随机存储器SRAM 8.2.2 动态随机存储器动态随机存储器DRAM 8.2.3 RAM典型芯片典型芯片 8.2.4 RAM芯片扩展芯片扩展内容概要内容概要208.2.1 静态随机存储器静态随机存储器SRAM v右图为右图为6管管NMOS静态存储单元静态存储单元电路结构

23、电路结构uT1、T3：工作管工作管uT2、T4：负载管负载管，T1、T2 及及T3、T4两两个增强型个增强型NMOS管反相器交叉耦合构成管反相器交叉耦合构成基本基本RS触发器触发器，记忆，记忆1位二值代码位二值代码uT5、T6：门控管门控管，控制，控制RS FF的的Q和和/Q与位线与位线Bj和和/Bj之间的连接之间的连接n字线字线Xi=1时，时，T5、T6 导通，导通，Q和和/Q与位线连接；与位线连接；n字线字线Xi=0时，时，T5、T6 截止，截止，Q和和/Q与位线不连接。与位线不连接。字线字线位线位线uT7、T8：每列存储单元公用的：每列存储单元公用的门控管门控管，用于与输入输出控制，用于

24、与输入输出控制电路的连接，开关状态由列地电路的连接，开关状态由列地址译码器的输出址译码器的输出Yj控制控制v根据制造工艺的不同，根据制造工艺的不同，SRAM可以分为双极型和可以分为双极型和MOS型。型。WRT1T2T3T4T5T6VDDYjXiBjBjT7T8&CS存存储储单单元元输输入入输输出出控控制制电电路路D(I/O)QQA3A1A2位线位线21静态随机存储器静态随机存储器SRAM工作原理（写操作工作原理（写操作）v写操作写操作uT5、T6、T7、T8均导通，均导通，Q和和/Q与位线与位线Bj和和/Bj接通接通uA1 截止，截止，A2 和和A3 导通导通，加在，加在D端的数据被写入存储单

25、元端的数据被写入存储单元n若若D=1，则，则A2 输出为输出为1，A3 输出为输出为0，即即Bj为为1，/Bj为为0，使，使T3导通导通，T1截止截止，写入写入Q=1。n若若D=0，则，则A2 输出为输出为0，A3 输出为输出为1，即即Bj为为0，/Bj为为1，使，使T1导通，导通，T3截止，截止，写入写入Q=0。WRT1T2T3T4T5T6VDDYjXiBjBjT7T8&CS存存储储单单元元输输出出控控制制电电路路D(I/O)QQA3A1A210101101022静态随机存储器静态随机存储器SRAM工作原理（读操作工作原理（读操作）v读操作读操作uT5、T6、T7、T8均导通，均导通，Q和和

26、/Q与位线与位线Bj和和/Bj接通接通uA1导通，导通，A2 和和A3截止截止，Q端的状端的状态经态经A1送到送到D端，数据被读出端，数据被读出n若若Q=1，/Q=0，则，则Bj为为1，A1 输入为输入为1，从从D端输出端输出D=1。WRT1T2T3T4T5T6VDDYjXiBjBjT7T8&CS存存储储单单元元输输出出控控制制电电路路D(I/O)QQA3A1A211110n若若Q=0，/Q=1，则，则Bj为为0，A1 输入为输入为0，从从D端输端输出出D=0。10238.2.2 动态随机存储器动态随机存储器DRAM 四管四管MOS动动态存储态存储 单元结构单元结构vDRAM的存储单元是利用的

27、存储单元是利用MOS管的栅极管的栅极电容可以存储电荷的原理制成的。电容可以存储电荷的原理制成的。v由于栅极电容的容量（由于栅极电容的容量（C2、C1）很小）很小（几（几pF），且存在漏电流，所以电荷保），且存在漏电流，所以电荷保存的时间有限。为了及时补充漏掉的电存的时间有限。为了及时补充漏掉的电荷，必须给栅极电容补充电荷，这种操荷，必须给栅极电容补充电荷，这种操作称为作称为刷新刷新（或（或再生再生）。vDRAM必须辅以必要的刷新控制电路，必须辅以必要的刷新控制电路，操作也比较复杂。操作也比较复杂。v早期的动态存储单元为四管电路或三管早期的动态存储单元为四管电路或三管电路电路uT1、T2：增强型

28、：增强型NMOS管，栅极和管，栅极和漏极交叉相连，数据以电荷的形式漏极交叉相连，数据以电荷的形式存储在其栅极电容存储在其栅极电容C1、C2上，上，C1、C2上的电压控制上的电压控制T1、T2的截止或导的截止或导通，产生位线通，产生位线B和和/B上的高、低电平上的高、低电平uT5、T6：对位线的预充电电路：对位线的预充电电路CBT1T2T3T4YjXiBBT7T8四四管管存存储储单单元元VDD预充脉冲预充脉冲DDC1C2CBVC1VC2T5T624四管四管MOS动态存储单元工作原理（写操作）动态存储单元工作原理（写操作）四管动态存储四管动态存储单元结构单元结构v写操作写操作CBT1T2T3T4Y

29、jXiBBT7T8四四管管存存储储单单元元VDD预充脉冲预充脉冲DDC1C2CBVC1VC2T5T6u存储单元被选中。存储单元被选中。T3、T4、T7、T8均导通，均导通，数据加到数据加到D和和/D上，通上，通过过T7、T8 传到位线传到位线B和和/B，经过，经过T3、T4 写入写入C1或或C2n若若D=1，/D=0，则则C2被充电，被充电，C1没有被充电，没有被充电，使使T1截止截止，T2导通导通（接地），（接地），VC1=0，VC2=1，写入数据写入数据“1”。n若若D=0，/D=1，则则C1被充电，被充电，C2没有被充电，没有被充电，使使T1导通导通（接（接地），地），T2截止截止，VC

30、1=1，VC2=0，写入数据写入数据“0”。10101025四管四管MOS动态存储单元工作原理（读操作）动态存储单元工作原理（读操作）四管动态存储四管动态存储单元结构单元结构v读操作读操作u存储单元被选中。存储单元被选中。T3、T4、T7、T8均导通，均导通，C1或或C2中存储的电荷以电中存储的电荷以电压的形式经过压的形式经过T3、T4传到位线传到位线B和和/B，再通过，再通过T7、T8出现在数据线出现在数据线D和和/D上，数据被读出上，数据被读出n若若VC2=1，VC1=0，则则B=1，/B=0，使使D=1，/D=0n若若VC2=0，VC1=1，则则B=0，/B=1，使使D=0，/D=1CB

31、T1T2T3T4YjXiBBT7T8四四管管存存储储单单元元VDD预充脉冲预充脉冲DDC1C2CBVC1VC2101010T5T626四管四管MOS动态存储单元工作原理（刷新操作）动态存储单元工作原理（刷新操作）v刷新操作刷新操作(读操作读操作)uT5、T6：对位线的预充电电路：对位线的预充电电路u刷新开始时，先在刷新开始时，先在T5、T6的栅极加预充的栅极加预充电脉冲，电脉冲，使使T5、T6 导通，位线导通，位线B和和/B 与与VDD接通，将位线上的分布电容接通，将位线上的分布电容CB和和C/B充至高电平。充至高电平。u预充电脉冲消失后，位线上的高电平短预充电脉冲消失后，位线上的高电平短时间

32、内由时间内由CB和和C/B维持维持u当当Xi、Yj为高电平时，假定存储单元存为高电平时，假定存储单元存储的储的数据为数据为0，则，则T1导通导通（接地），（接地），T2截止截止，VC2=0，VC1=1，这时这时CB将通过将通过T3 和和T1放电放电，使位线，使位线B变为低电平变为低电平，C2 将不能充电，使将不能充电，使VC2保持保持0；CBT1T2T3T4YjXiBBT7T8四四管管存存储储单单元元VDD预充脉冲预充脉冲DDC1C2CBVC1VC20111T5T60充电充电u因因 T2截止截止，/B上保持的高电平可以上保持的高电平可以对对C1 充电充电，使使C1上的电上的电荷不仅不会丢失，反

33、而得到补充，即刷新，使荷不仅不会丢失，反而得到补充，即刷新，使VC1保持保持1 27单管单管MOS动态存储单元动态存储单元单管单管MOS动态存储单元动态存储单元v四管存储单元的四管存储单元的优点优点是外围电路比是外围电路比较简单，刷新时不需要另加外部逻较简单，刷新时不需要另加外部逻辑；辑；读出信号也较大读出信号也较大v 缺点缺点：管子多，占用的芯片面积大：管子多，占用的芯片面积大 v单管单管MOS动态存储单元由一只动态存储单元由一只N沟沟道增强型道增强型MOS管管T和一个电容和一个电容CS构构成。其电路结构最简单，是所有大成。其电路结构最简单，是所有大容量容量DRAM首选的存储单元首选的存储单

34、元w优点优点：元件数量少，集成度高：元件数量少，集成度高w缺点缺点：需要有高鉴别能力的：需要有高鉴别能力的读读出放大器出放大器配合工作，外围电路配合工作，外围电路比较复杂。比较复杂。uCS电容电容 CB电容电容uCs上有电荷表示上有电荷表示“1”uCs上无电荷表示上无电荷表示“0”u保持状态：字线低电平，保持状态：字线低电平，T截止，理论上内部保持截止，理论上内部保持稳定状态。稳定状态。28单管单管MOS动态存储单元工作原理（写入）动态存储单元工作原理（写入）v写入：写入：uD（数据）（数据）线加高电平（线加高电平（1）或低电平）或低电平（0），所写数据加到），所写数据加到CB上，若字线上，若

35、字线X=1，T导通导通对对CS充电或放电充电或放电位线上的位线上的数据经过数据经过T被存入被存入CS中；中；n写写1时，时，D线高电平，对线高电平，对CS充电充电；n写写0时，时，D线低电平，线低电平，CS放电放电v保持保持u若字线若字线X=0，T截止截止无放电回路无放电回路信息存储在信息存储在CS中中(会缓慢泄漏会缓慢泄漏)v在保存二进制信息在保存二进制信息“1”的状态下，的状态下，Cs有电荷，但有电荷，但Cs存在漏电流，存在漏电流，Cs上的电荷会逐渐消失，状态不能长久保持。在电荷泄漏到威胁所上的电荷会逐渐消失，状态不能长久保持。在电荷泄漏到威胁所保存的数据性质之前，需要补充所泄漏的电荷，以

36、保持数据性质不保存的数据性质之前，需要补充所泄漏的电荷，以保持数据性质不变。这种电荷的补充称之为变。这种电荷的补充称之为刷新刷新（或（或再生再生）。）。1充电充电129单管单管MOS动态存储单元工作原理（读出）动态存储单元工作原理（读出）v读出：读出：u先在先在CB上加正脉冲上加正脉冲Vpre=2.5V 对对CB预充电预充电u然后然后X=1，T导通导通 CS经经T向向CB提供电荷提供电荷，使使位线获得读出的信号电平位线获得读出的信号电平n若电路保存信息若电路保存信息1，Vcs=3.5V，电流电流方向方向从单元电路内部指从单元电路内部指向外，向外，Cs在放电在放电n若电路保存信息若电路保存信息

37、0，Vcs=0.0V，电流电流方向方向从外指向单元电路从外指向单元电路内部，内部，Cs在充电在充电v根据数据线上电流的方向可判断单元电路保存的是根据数据线上电流的方向可判断单元电路保存的是 1还是还是 0。v读出过程实际上是读出过程实际上是CS与与CB上的电荷重新分配的过程，上的电荷重新分配的过程，也是也是Cs与与CB上的电压重新调整的过程。上的电压重新调整的过程。CB上的电压，上的电压，即是即是D（数据）线上的电压。（数据）线上的电压。30单管单管MOS动态存储单元的工作特征动态存储单元的工作特征v设设CS上原来有正电荷，电压上原来有正电荷，电压 cs为高电平，为高电平，而位线电位而位线电位

38、 B=0，则执行读操作后位线，则执行读操作后位线电平将上升为电平将上升为v由于实际的存储电路位线上总是同时接有很多存储单元，使由于实际的存储电路位线上总是同时接有很多存储单元，使CBCS，所以位线上读出的电压信号很小，所以位线上读出的电压信号很小v例如读操作之前例如读操作之前 cs=5V，CS/CB=1/50，则，则读操作之后位线上电平读操作之后位线上电平仅有仅有0.1V；而且读出以后；而且读出以后CS上电压也只剩下上电压也只剩下0.1V 破坏性读出破坏性读出v需要在需要在DRAM中设置中设置灵敏的读出放大器灵敏的读出放大器，将读出信号，将读出信号放大放大，并将存，并将存储单元中原来存储的信号

39、储单元中原来存储的信号恢复恢复v刷新：刷新：由由灵敏恢复灵敏恢复/读出放大器读出放大器在读出过程中同时完成在读出过程中同时完成。在在D线上增加线上增加了灵敏恢复了灵敏恢复/读出放大器后读出过程实际上就是一次刷新过程读出放大器后读出过程实际上就是一次刷新过程8.2.3 RAM典型芯片典型芯片 vIntel 2114（1K4位）位）SRAM u地址线地址线10条条A0A9u数据线数据线4条条I/O0 I/O3u片选片选CSu写控制写控制WE，为，为0时写操作；时写操作；为为1时读操作时读操作u存储容量为存储容量为210 4=1024 4位位引脚图引脚图31v存储芯片容量的基本描述（字数存储芯片容量

40、的基本描述（字数每个字的位数）每个字的位数）u1K 4：1024 个字，每个字个字，每个字 4 位（二进制位）。位（二进制位）。u意味着任一时刻可以（也只能）访问意味着任一时刻可以（也只能）访问1024个独立字个独立字中的任意一个字，每次读写的数据位数是一个字的中的任意一个字，每次读写的数据位数是一个字的容量（容量（4位）。位）。SRAM读周期时序图读周期时序图 v存储器读周期时间存储器读周期时间tRC读取时间读取时间tAA+读恢复时间读恢复时间tRS。v两次读操作之间的时间间隔不应小于存储器读周期时间。两次读操作之间的时间间隔不应小于存储器读周期时间。32uCPU首先由地址总线给出地址信号，

41、然后发出读操首先由地址总线给出地址信号，然后发出读操作控制信号，最后在数据总线上进行信息交流作控制信号，最后在数据总线上进行信息交流SRAM写周期时序图写周期时序图v写周期时间写周期时间tWC地址建立时间地址建立时间tAW+写入脉冲宽度写入脉冲宽度tWP+恢复时间恢复时间tRS 33u为保证在地址变化期间不会发生错误的写入而破坏存储器的内容，为保证在地址变化期间不会发生错误的写入而破坏存储器的内容，/WR在地址在地址变化期间必须为高。只有在地址有效后再经过一段时间变化期间必须为高。只有在地址有效后再经过一段时间tAW后，后，/WR才能有效。才能有效。并且只有并且只有/WR变为高电平后再经过变为

42、高电平后再经过tRS时间时间(恢复时间恢复时间)，地址信号才能无效。，地址信号才能无效。HM6116 SRAM芯片芯片vHM6116（2K8位）位）SRAMHM6116引脚图引脚图A0 D7A1A2 D6A3 A4 D5A5A6A7A8A9 D2A10WE D1CSOE D0D3D4HM6116逻辑符号图逻辑符号图u存储容量：存储容量：2118 bit=2048字字 8位位uWEuCSuOE:Output Enable，为为0时读操作时读操作v写操作：写操作：CS=0,WE=0v读操作：读操作：CS=0,WE=1,OE=034DRAM典型芯片典型芯片Intel 2164A0A1A2 DIN A

43、3 A4 A5 DOUTA6A7RAS 2164CASWEvIntel 2164（64K1位）位）DRAMv引脚名称引脚名称wA0A7 地址输入地址输入,216=64K个字个字wCAS 列地址选通（列地址选通（Column Address Select）wRAS 行地址选通（行地址选通（Row Address Select）wWE 写允许（为写允许（为0时写操作）时写操作）2164DRAM逻辑符号图逻辑符号图352164每每2ms需刷新一遍；需刷新一遍；每次刷新每次刷新512单元，单元，64K单单元需元需128个刷新周期，每个个刷新周期，每个刷新周期为刷新周期为15.625usv为了减少器件引

44、脚，仅将为了减少器件引脚，仅将8条地址线引到芯条地址线引到芯片外部。采用片外部。采用地址分时输入地址分时输入的方式，即地址的方式，即地址代码分两次从同一组引脚输入。代码分两次从同一组引脚输入。u首先令首先令/RAS=0，输入地址代码，输入地址代码A0A7，并锁存于行地址锁存器中并锁存于行地址锁存器中v然后令然后令/CAS=0，输入地址代码，输入地址代码A8A15，并锁存于列地址锁存器中并锁存于列地址锁存器中DRAM的读写时序控制（读周期）的读写时序控制（读周期）v读周期（读周期（/WE=1时读操作）时读操作）w行地址必须在行地址必须在/RAS有效之前有效有效之前有效w列地址也必须在列地址也必须

45、在/CAS有效之前有效有效之前有效w且在且在/WE（为（为1）到来之前，）到来之前，/CAS必须为高电平必须为高电平否则否则很可能对选中的存储单元进行的是写操作。很可能对选中的存储单元进行的是写操作。36行地址、行地址、RAS有效有效写允许写允许WE无无效效(高高)数据数据DOUT有效有效列地址、列地址、CAS有效有效v读时序读时序DRAM的读写时序控制（写周期）的读写时序控制（写周期）37v写周期（写周期（/WE=0时写操作）时写操作）w当当/WE有效（为有效（为0）之后，输入的数据必须保持到）之后，输入的数据必须保持到/CAS变变为低电平之后为低电平之后数据提前有效数据提前有效w在在/WE

46、、/RAS和和/CAS全部有效时，数据被写入存储器全部有效时，数据被写入存储器 保持保持写允许写允许WE有效有效(低低)数据数据DIN有效有效列地址、列地址、CAS有效有效行地址、行地址、RAS有效有效v写时序写时序数据被写入数据被写入写入写入388.2.4 RAM芯片扩展芯片扩展v存储器芯片的容量有限，当一片存储器芯片的容量有限，当一片RAM或或ROM不能满足对存不能满足对存储容量的要求时，需要对存储器进行扩展，即将若干片储容量的要求时，需要对存储器进行扩展，即将若干片RAM或或ROM组合起来，形成容量更大的存储器。组合起来，形成容量更大的存储器。v主要方法主要方法u 位扩展位扩展（增加字长

47、）（增加字长）：若每一片存储器中的字数够用但每个字的：若每一片存储器中的字数够用但每个字的位位数不够用数不够用，应采用位扩展方式，增加存储器中每个字的位数，应采用位扩展方式，增加存储器中每个字的位数u字扩展字扩展（增加字数）：若每一片存储器中的数据位数够用但（增加字数）：若每一片存储器中的数据位数够用但字数不够字数不够用用，应采用字扩展方式，增加存储器字数，应采用字扩展方式，增加存储器字数u字位扩展字位扩展（扩展容量）：若一片存储器中的（扩展容量）：若一片存储器中的位数和字数都不够用位数和字数都不够用，则，则应同时采用位扩展和字扩展方式，增加存储器的容量（位数和字数）应同时采用位扩展和字扩展方

48、式，增加存储器的容量（位数和字数）重点掌握！39RAM芯片扩展（位扩展）芯片扩展（位扩展）【例例8.1】用用2片片Intel 2114（1K4位）位）SRAM 扩展为扩展为1K8位位A0A9A1I/O0 I/O1 I/O2 I/O3A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 Intel 2114(1)D0 D1 D2 D3I/O0 I/O1 I/O2 I/O3A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 Intel 2114(2)D4 D5 D6 D7WECSCSCSWEWEv基本方法：基本方法：w参与扩展的全部芯片的参与扩展的全部芯片的地址线地址线、片选控制线、

49、片选控制线CS和写控制线和写控制线WE并接并接;w把低位芯片的数据线作为低位数据，高位芯片的数据线作为高位把低位芯片的数据线作为低位数据，高位芯片的数据线作为高位数据，数据位同时有效，实现数据，数据位同时有效，实现I/O数据位数的增加。数据位数的增加。RAM芯片扩展（字扩展）芯片扩展（字扩展）【例例8.2】用用Intel 2114（1K4位）位）SRAM 扩展为扩展为4K4位位D1D3D2D0A10A9A0WEA1A11Y3I/O0 I/O1 I/O2 I/O3A0 A1 A9 Intel 2114(4)I/O0 I/O1 I/O2 I/O3Intel 2114(1)I/O0 I/O1 I/O

50、2 I/O3A0 A1 A9 Intel 2114(2)I/O0 I/O1 I/O2 I/O3A0 A1 A9 Intel 2114(3)A0 A1 A9 Y2Y0Y1CSCSCSCSv基本方法：基本方法：w参与扩展的全部芯片的参与扩展的全部芯片的地址线地址线、写控制线、写控制线/WE和和数据线数据线分别并接分别并接;w把增加的把增加的高位地址线高位地址线通过译码器产生通过译码器产生译码译码信号来控制各芯片的片选信号来控制各芯片的片选 控制控制/CS。40译码器译码器字扩展与字扩展与CPU连接连接【例例8.3】用多片用多片 SRAM（16K8位）扩展为位）扩展为64K8位，位，并并与与CPU相