数字电子技术第五章.ppt

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1、 第一节第一节 时序集成模块的国标符号时序集成模块的国标符号 第二节第二节 计数器计数器 第三节第三节 寄存器寄存器 第四节第四节 序列码发生器序列码发生器 第五节第五节 时序模块的应用时序模块的应用 小结小结第一节第一节 时序集成模块的时序集成模块的GB/T 4728.12-1996国标符号国标符号国际电工委员会标国际电工委员会标准准IEC617-12国家标准国家标准GB/T 4728.12-1996 优点：优点：少用或不用其他参考文件就能确定所少用或不用其他参考文件就能确定所描述的逻辑电路的功能性质。描述的逻辑电路的功能性质。控制块控制块接收接收的输入信号有的输入信号有:控制输入控制输入置

2、数、计数、置数、计数、移位、使能、移位、使能、清零及时钟。清零及时钟。控制块控制块产生产生的信号有的信号有:控制输出控制输出终止计数、终止计数、进位及借位。进位及借位。GB/T 4728.12-1996标准符号将时序电标准符号将时序电路路分成两个主要部分：分成两个主要部分：控制块控制块和和时序块时序块。第一节第一节 时序集成模块的时序集成模块的GB/T 4728.12-1996国标符号国标符号控制块控制块时序块时序块.时序时序块块产生产生的信号的信号:数据输出数据输出计数、移位状态。计数、移位状态。时序时序块接收的输入信号块接收的输入信号:数数据输入。据输入。.第一节第一节 时序集成模块的时序

3、集成模块的GB/T 4728.12-1996国标符号国标符号第一节第一节 时序集成模块的时序集成模块的GB/T 4728.12-1996国标符号国标符号不不同同形形状状”与与”门门的的等等价价 一般情况下，输入在符号的一般情况下，输入在符号的左端，输出则在右端。左端，输出则在右端。&xyzxyz&“与与”运算相互关系用运算相互关系用“&”符号表示。符号表示。反相输入和反相输反相输入和反相输出常用圆圈或三角形指出常用圆圈或三角形指示低电平有效。示低电平有效。输出与输入相输出与输入相“与与”第一节第一节 时序集成模块的时序集成模块的GB/T 4728.12-1996国标符号国标符号xy1G1x&y

4、字字母母G表表示示“与与”功功能能的的关关联联符符号号,输输出出端端“G1”1”的的“1”1”和和输入端输入端“1”1”表示表示y和和x关联。关联。.ENV11xy输出输出“或或”相互关系表示法相互关系表示法 字字母母V V表表示示“或或”功功能能的的关关联联符符号号。“V1”V1”表表示示输输出出x和和输输出出端端带带有有“1”1”的的输输出出信信号号y关关联联，并并且且是是“或或”的的相相互互关系。关系。第一节第一节 时序集成模块的时序集成模块的GB/T 4728.12-1996国标符号国标符号xy 1 “控控制制”相相互互关关系系规规定定了了控控制制输输入入功功能能，中中规规模模和和大大

5、规规模模集集成成电电路路的的控控制制输入使能或禁止数据的输入或输出。输入使能或禁止数据的输入或输出。用用EN表表示示使使能能输输入入，用用于于控制集成电路的工作。控制集成电路的工作。可可预预置置可可逆逆二二进进制计数器制计数器74169 正边沿触发，用正边沿触发，用“”表示。表示。举例一个时序模块举例一个时序模块第一节第一节 时序集成模块的时序集成模块的GB/T 4728.12-1996国标符号国标符号CTRDIV16M1LOADM2COUNTM3UPM4DOWN3,5CT=154,5CT=0G5G62,3,5,6+/C72,4,5,6-1,7D1248QAQBQCQDABCDRCOLOADU

6、/DENTENPCLK总总定性符位置定性符位置 CTR表示计数器，表示计数器，DIV16表示能被表示能被16整除的计数器。整除的计数器。放在控制块的顶部。放在控制块的顶部。注解说明位置，如注解说明位置，如74169。74169 7416974169的四个模式的四个模式M1，M2，M3和和M4。M1模式为模式为低电平有效，数据输入端的低电平有效，数据输入端的数据送到数据输出端。数据送到数据输出端。两个使能端，低电平有效。两个使能端，低电平有效。数据输入端和数据输出端数据输入端和数据输出端进位或借位输出端进位或借位输出端LOAD=0时，为时，为M1模式，关联模式，关联到数据输入端的到数据输入端的1

7、，这时数据输，这时数据输入端的数据送到输出。入端的数据送到输出。如：当如：当ABCD=0000时，此时时，此时QAQBQCQD=0000。00000000LOAD=1时，为时，为M2模式，为模式，为计数模式，计数模式，U/D为高电平时为高电平时为加计数。为加计数。ENT和和ENP为低为低电平时，电平时，CLK为上升沿，输为上升沿，输出加出加1。注意关联。注意关联。若原若原QAQBQCQD=0000，CLK上升沿后，输出为上升沿后，输出为0001。若原若原QAQBQCQD=1110，CLK上升沿后，输出为上升沿后，输出为1111。000101111111 2，3，5，6代代表表与与各各种种输输入

8、入M2，M3，G5和和G6相互关联。相互关联。“+”+”表表示示加加1 1计计数数。使使用用符符号号“/”与与其其他他的的控控制制输输入分隔入分隔。按进位方式，分为同步和异步计数器。按进位方式，分为同步和异步计数器。按进位制，分为模按进位制，分为模2、模、模10和任意模计数器。和任意模计数器。按逻辑功能，分为加法、减法和可逆计数器。按逻辑功能，分为加法、减法和可逆计数器。按集成度，分为小规模与中规模集成计数器。按集成度，分为小规模与中规模集成计数器。用来计算输入脉冲数目用来计算输入脉冲数目计数器的分类计数器的分类部分常用集成计数器部分常用集成计数器 四位二进制同步计数器四位二进制同步计数器 四

9、位二进制可逆计数器四位二进制可逆计数器 中规模异步计数器中规模异步计数器（二）二）四位二进制同步计数器四位二进制同步计数器74163（一）一）四位二进制同步计数器四位二进制同步计数器74161（三）三）74161/74163功能扩展功能扩展（一）四位二进制同步计数器一）四位二进制同步计数器74161 内部由四个主从内部由四个主从JK触发器触发器和控制电路构成。和控制电路构成。逻辑符号逻辑符号 符号输入中符号输入中CT=0表示无表示无任何关联内容，只要此端子任何关联内容，只要此端子有效，在此为低电平时，输有效，在此为低电平时，输出为出为0，称之为异步清零。端，称之为异步清零。端子输入端用子输入端

10、用CR说明。说明。CTRDIV16CT=0M1M23CT=15G3G4C5/2,3,4+1,5D1248COCRLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3 关联数据有关联数据有1，2，3，4和和5。M1端子为低电平时，为端子为低电平时，为M1模式；模式；高电平为高电平为M2模式。此端引入线为低时，模式。此端引入线为低时，为为M1模式，关联数字是模式，关联数字是1，观察时序，观察时序块中有关联数字块中有关联数字1，并且有关联数字，并且有关联数字5表示表示C5有效，即时钟上升沿时，将输有效，即时钟上升沿时，将输入端数字送到输出端。同步预置。入端数字送到输出端。同步预置。D0D1D2D3此

11、端输入信号用此端输入信号用LD表示。表示。时钟输入信号用时钟输入信号用CP表示。表示。G3，G4关联数字为关联数字为3，4。当。当CP端子端子2，3，4有效（即有效（即M2，G3，G4为高电平）时，计数器加为高电平）时，计数器加1计计数。用数。用CTT和和CTP表示。表示。CTP、CTT：可作为使能端和多可作为使能端和多片级联使用片级联使用。控制块输出端控制块输出端3CT=15（即时即时序块输出序块输出Q3 Q2 Q1 Q0=1111），），其其中中3关联关联G3端。端。G3为高电平，且为高电平，且Q3 Q2 Q1 Q0=1111 时，控制输出端时，控制输出端3CT=15端输出有效高电平。用端

12、输出有效高电平。用CO表示。表示。74161外引线功能端排列图外引线功能端排列图（一）四位二进制同步计数器一）四位二进制同步计数器74161 741611CR2CP3D04D15D26D37CTT8GNDUCC 16CO 15Q0 14Q1 13Q2 12Q3 11CTP 10LD 974161功能表功能表 Q3 Q2 Q1 Q0输输 入入输输 出出CPCRLDCTPCTTD3 D2 D1 D0 0 0 0 0 0 D3 D2 D1 D0 10 D3 D2 D1 D0 保持保持 11 0 保持保持 11 0 计数计数 11 1 1 1)1)异步清除：当异步清除：当CR=0=0，输出输出“000

13、0”0000”状态，状态，与与CP无关。无关。2)2)同步预置：当同步预置：当CR=1=1，LD=0=0，在在CP上升沿时上升沿时，输，输出端反映输入数据的状态。出端反映输入数据的状态。3)3)保持：当保持：当CR=LD=1=1时，时，CTP或或CTT有一个无效，有一个无效，各触发器均处于保持状态。各触发器均处于保持状态。4)计数：当计数：当LD=CR=CPT=CTT=1时，按时，按二进制自二进制自然码然码计数。计数。若初态为若初态为0000,15个个CP后，输出为后，输出为“1111”，进位，进位CO=CTTQ3Q2Q1Q0=1。第第16个个CP作作用后，输出恢复到用后，输出恢复到0000状

14、态，状态，CO=0。用用VHDL实现实现74161 中间信号中间信号IQ是为了交换中间是为了交换中间数据。如果直接数据。如果直接用输出用输出Q，那么那么定义的输出必须定义的输出必须为缓冲而不是输为缓冲而不是输出。出。（一）四位二进制同步计数器一）四位二进制同步计数器74161 CR_L表示清表示清零信号且为低电零信号且为低电平有效。平有效。CP上升沿有上升沿有效。效。（二）四位二进制同步计数器（二）四位二进制同步计数器74163 74163功能表功能表74161功能表功能表Q3 Q2 Q1 Q0输输 入入输输 出出CPCRLDCTPCTTD3 D2 D1 D0 0 0 0 0 0 D3 D2

15、D1 D0 10 D3 D2 D1 D0 保持保持 11 0 保持保持 11 0 计数计数 11 1 1 (1)(1)外引线排列和外引线排列和 74161相同。相同。(2)(2)置数，计数，置数，计数，保持功能与保持功能与74161相同。相同。(3)(3)清零功能与清零功能与74161不同。不同。特点：特点：74163采用采用同步清零同步清零方式方式：当当CR=0=0时，且当时，且当 CP 的的上升沿上升沿来到时来到时,输出输出Q0Q1Q2Q3 才全被清零。才全被清零。比较比较四位二进制同步计数器四位二进制同步计数器同步预置同步预置保持保持计数计数7416374161同步预置同步预置保持保持计

16、数计数CTRDIV16CT=0M1M23CT=15G3G4C5/2,3,4+1,5D12485CT=074163异步清零异步清零 同步清零同步清零连接成任意模连接成任意模M 的计数器的计数器(1)同步预置法同步预置法(2)反馈清零法反馈清零法(3)多次预置法多次预置法(三）三）74161/7416374161/74163功能扩展功能扩展CTRDIV16CT=0M1M23CT=15G3G4C5/2,3,4+1,5D1248COCRLDCTTCTPCPQ0Q1Q2Q301101f11 态序表态序表 计数计数 输输 出出 N Q3 Q2 Q1 Q0 0 0 1 1 0 1 0 1 1 1 2 1 0

17、 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1例例1:1:设计一个设计一个M=10的计数器。的计数器。方法一方法一:采用后十种状态采用后十种状态CO=10(1)(1)同步预置法同步预置法011010110f/10例例2:2:同步预置法设计同步预置法设计 M=24 计数器。计数器。00011000010000000（24）10=（11000）2需需 两两 片片初态为：初态为：0000 0001终态：终态：0001100000001000连接成任意模连接成任意模M 的计数器的计数器(1)同步预置法

18、同步预置法(2)反馈清零法反馈清零法(3)多次预置法多次预置法(三）三）74161/7416374161/74163功能扩展功能扩展例例3:3:分析图示电路的功能。分析图示电路的功能。0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0 采用采用741610000011（2 2）反馈清零法反馈清零法 态序表态序表 N Q3 Q2 Q1 Q0连接成任意模连接成任意模M 的计数器的计数器（1）同步预置法）同步预置

19、法（2）反馈清零法）反馈清零法（3）多次预置法）多次预置法（三）三）74161/7416374161/74163功能扩展功能扩展 M=10 计数器计数器 态序表态序表 N Q3 Q2 Q1 Q00 0 0 0 0例例4:分析电路功能。分析电路功能。2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 000100011例例5：用：用VHDL语言设计多次预置的十进制电路。语言设计多次预置的十进制电路。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE I

20、EEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT10 IS;PORT(CLK:IN STD_LOGIC;DATE_OUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT10;DATE_OUTCOUNT10CLKARCHITECTURE COUNT10_ARC OF COUNT10 IS;BEGIN PROCESS VARIABLE TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN END PROCESS;END COUNT10_ARC;主程序主程序中间变量中间变量TEMP（3）到到TEMP（0）对

21、应输出对应输出Q Q3 3Q Q2 2Q Q1 1Q Q0 0例例5：用：用VHDL语言设计多次预置的十进制电路。语言设计多次预置的十进制电路。WAIT UNTIL CLKEVENT AND CLK=1;IF TEMP=“1111”THEN TEMP=“0000”ELSIF TEMP(2)=0 THEN TEMP(2 DOWNTO 0):=“100”;ELSE TEMP:=TEMP+1;END IF;DATE_OUT=TEMP;计数到计数到Q Q2 2=0=0状态时，则呈置状态时，则呈置数状态，下一个脉冲到来后，置数状态，下一个脉冲到来后，置Q Q2 2Q Q1 1Q Q0 0=“100”=“

22、100”，Q Q3 3维持不变。维持不变。其它情况按照其它情况按照84218421码计数。码计数。计数到计数到1111状态时，下一状态时，下一个脉冲回到个脉冲回到0000状态。状态。若干片同步计数器组成同步计数链时，就要利用计数控若干片同步计数器组成同步计数链时，就要利用计数控制端制端CTT、CTP传递进位信号。传递进位信号。（4 4）同步计数器的级联）同步计数器的级联 高位片计数的条件是：只有等低位片输出为全高位片计数的条件是：只有等低位片输出为全1，其进位，其进位输出输出CO=1时才能使高位片在输入下一个计数脉冲后接收进位时才能使高位片在输入下一个计数脉冲后接收进位信号开始计数，否则只能为

23、保持状态。信号开始计数，否则只能为保持状态。三、中规模异步计数器三、中规模异步计数器二、四位二进制可逆计数器二、四位二进制可逆计数器一、四位二进制同步计数器一、四位二进制同步计数器3和和G3相关联。相关联。D A:时序块的数据输入，从时序块的数据输入，从高位高位低位低位。QD QA:时序的数据输出，时序的数据输出，从从高位高位低位低位。1.逻辑符号逻辑符号二、四位二进制可逆计数器二、四位二进制可逆计数器74193 CTRDIV16CT=0G12+2CT=15G33D1248COCRLDUPDNQAQBQCQDABCDG21-BO1CT=0 CT=0表示输出清零，无表示输出清零，无任何关联数字，

24、所以是任何关联数字，所以是异步异步清除清除,高电平有效，用高电平有效，用CR标标识识。2+和和G2关联，只要关联，只要G2高高电平有效，电平有效，2+上升沿到时，上升沿到时，加加1计数。用计数。用UP、DN 标识。标识。反之，反之，1-和和G1关联，只要关联，只要G1高电平有效，高电平有效，1-上升沿到时，上升沿到时，减减1计数。计数。即双时钟输入。即双时钟输入。G3不不受任何关联，而关受任何关联，而关联时序块中的数据输入端。联时序块中的数据输入端。当低电平时，数据从输入到当低电平时，数据从输入到输出。用输出。用LD标识，且标识，且异异步预步预置。置。减到最小减到最小值时产生借位值时产生借位信

25、号信号QCB=0 加到最大加到最大值时产生进位值时产生进位信号信号QCC=0CO=0BO=074193功能表功能表二、四位二进制可逆计数器二、四位二进制可逆计数器74193 0 0 0 0 1 A B C D 0 0A B C D 加法计数加法计数1 0 1 减法计数减法计数1 0 1 保持保持11 0 1 QA QB QC QDUPDNCRLDA B C D 连接成任意模连接成任意模M 的计数器的计数器(1)接成接成M16的计数器的计数器二、四位二进制可逆计数器二、四位二进制可逆计数器74193 CTRDIV16CT=0G12+2CT=15G33D1248CO0LDf1QAQBQCQD011

26、0G21-BO1CT=00 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1方法一方法一:采用采用异步预置、异步预置、加法计数加法计数（1）接成）接成M16的计数器的计数器 态序表态序表 N QD QC QB QA0110CO=0方法二方法二:采用采用异步预置、异步预置、减减法计数法计数01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0 态序表态序表N QD

27、QC QB QA（1）接成）接成M16的计数器的计数器CTRDIV16CT=0G12+2CT=15G33D1248CO0LD1fQAQBQCQD1001G21-BO1CT=01001BO=0 连接成任意模连接成任意模M 的计数器的计数器(1)接成接成M16的计数器的计数器二、四位二进制可逆计数器二、四位二进制可逆计数器74193 方法一方法一:采用采用异步清零、异步清零、加加法计数。法计数。M=(147)10=(10010011)2需要两片需要两片74193（2）接成）接成M16的计数器的计数器1100100100000000M=(147)10=(10010011)21001110011001

28、001（2）接成）接成M16的计数器的计数器方法二方法二:采采用用减法减法计数、计数、异步预置、异步预置、利用利用BO端。端。三、中规模异步计数器三、中规模异步计数器二、四位二进制可逆计数器二、四位二进制可逆计数器一、四位二进制同步计数器一、四位二进制同步计数器(1)触触发发器器A：模模2 CPA入入QA出出(2)触触发发器器B、C、D：模模5异异步步计数器。计数器。CPB 入入QD QB出出1.逻辑符号逻辑符号三、异步计数器三、异步计数器74290QDCTR3CT=0&DIV23CT=1CTR0(1)QAQBQCCPAZ3DIV5+3CT=4CPB+02R0(2)&Sg(1)Sg(2)Z3若

29、有效，则下面的与门若有效，则下面的与门输出高电平。关联数字是输出高电平。关联数字是3，又根据第一个时序块有又根据第一个时序块有3CT=1，则第一个时序块输出为则第一个时序块输出为1。同样，又根据第二个时序块有同样，又根据第二个时序块有3CT=4，则第二个时序块输出则第二个时序块输出为为100，QD=1。从总输出看为从总输出看为1001，即，即9，所以此时为置，所以此时为置9功功能。输入用能。输入用Sg(1)和和Sg(2)标识标识。Z3若无效，即下面的与门若无效，即下面的与门输出低电平。若上面的与门输输出低电平。若上面的与门输出高电平，关联数字是非出高电平，关联数字是非3，即置即置9无效。数据输

30、出端清零。无效。数据输出端清零。输入用输入用R0(1)和和R0(2)标识标识。0000(3(3)计数：当计数：当R01、R02及及Sg1、Sg2有有低电平时低电平时，且当有，且当有CP下降沿下降沿时，时，即可以实现计数。即可以实现计数。在外部将在外部将QA和和CPB连接构成连接构成8421BCD码计码计数。数。f 从从CPA入，输出从入，输出从QD QA出。出。f 在外部将在外部将QD和和CPA连接构成连接构成5421BCD码计码计数。数。f 从从CPB入，输出从入，输出从QAQD QC QB出。出。f 0 0 计计 数数 0 0 0 0 0 0 三、异步计数器三、异步计数器74290输输 入

31、入 输输 出出CP R0(1)R0(2)Sg(1)Sg(2)QA QB QC QD 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1QDCTR3CT=0&DIV23CT=1CTR0(1)QAQBQCCPAZ3DIV5+3CT=4CPB+02R0(2)&Sg(1)Sg(2)方法一：利用方法一：利用R端端00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 001100000 M=6=6 态序表态序表N QA QB QC QDQDCTR3CT=0&DIV23CT=1CTR0(1)QAQBQCCPAZ3DIV5+3

32、CT=4CPB+02R0(2)&Sg(1)Sg(2)M=7 态序表态序表 N QA QB QC QD 00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法二：利用方法二：利用S 端端01101001 M=10=10 态序表态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用要求：采用5421码计数码计数QDCTR3CT=0&DIV23CT=1CTR0(1)QAQBQCCP

33、AZ3DIV5+3CT=4CPB+02R0(2)&Sg(1)Sg(2)f方法三：采用两片方法三：采用两片74290级联级联01寄存器寄存器移位寄存器移位寄存器单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器用来存放数据用来存放数据一、一、寄存器的分类寄存器的分类 CT=0=0表示此端子为表示此端子为低电平时，四个触发器的低电平时，四个触发器的输出为零。不受任何关联输出为零。不受任何关联数字影响，异步清除。数字影响，异步清除。（一）中规模寄存器（一）中规模寄存器74175 RG4表示四个触发表示四个触发器构成的寄存器。器构成的寄存器。C1表示此端子是时表示此端子是时钟，且上升沿有效。钟，

34、且上升沿有效。1.1.逻辑符号逻辑符号 2.功能功能二、寄存器二、寄存器关联数字是关联数字是1，关，关联到时序块的输入联到时序块的输入端数据送到触发器端数据送到触发器的输出。的输出。假设假设4是低位寄存器，是低位寄存器，1是高位寄存器。是高位寄存器。由由D触发器的特性方程可知：触发器的特性方程可知：在移位脉冲的作用下，低在移位脉冲的作用下，低位触发器的状态送给高位，作位触发器的状态送给高位，作为高位的次态输出。为高位的次态输出。左移寄存器左移寄存器欲存入数码欲存入数码1011：1011采用串行输入采用串行输入 只有一个数据输入端只有一个数据输入端？解决的办法：解决的办法：在在 4个个移位脉冲的

35、作用下移位脉冲的作用下，依次送入数码。，依次送入数码。左移寄存器：左移寄存器：先送高位，后送低位。先送高位，后送低位。右移寄存器：右移寄存器：先送低位，后送高位。先送低位，后送高位。由于该电路为一左移寄存器，数码输入顺序为：由于该电路为一左移寄存器，数码输入顺序为：1011欲存入数码欲存入数码1011，即即D1D2D3D4=101110112.2.功能功能1.1.逻辑符号逻辑符号（二）（二）四位单向移位寄存器四位单向移位寄存器7419574195SRG4CT=0M1SHIFTM2LOAD2,3DKRLOADCPQ0Q1Q2Q3D0C3/1 1,3KQ3J1,3JD1D2D32,3D(1)清清零

36、零：CT=0不不受受任任何何关关联联,将将输输出出寄寄存存器器置置“0000”(当低电平时当低电平时),标识为标识为R。(2)送送数数：M2模模式式时时（低低电电平平），关关联联数数字字为为2，又又考考虑虑数数据据输输入入端端还还有有一一个个关关联联数数字字3，那那就就是是C3有有效效（CP的的上上升升沿沿）将将输输入入端端数数据据送送到到输输出出，即即当当R=1，LOAD=0时时，当当CP 时时，执行并行送数执行并行送数。(3)右右移移：M1模模式式时时（高高电电平平），关关联联数数字字为为1，又又考考虑虑数数据据输输入入端端还还有有一一个个关关联联数数字字3，那那就就是是C3有有效效（CP

37、的的上上升升沿沿）将将输输出出端端数数据据向向高高位位移移一一次次，即即当当R=1，LOAD=1时时，当当CP 时，执行时，执行右移：右移：输出输出Q0由由J、K决定决定,Q0Q1，Q1Q2，Q2Q3。Q3溢出溢出74195功能表功能表（二）（二）四位单向移位寄存器四位单向移位寄存器74195输输 入入 输输 出出0 X X X X X X 0 0 0 0 11 1 0 d0 d3 X X d0 d1 d2 d3 d321 0 0 1 X X X X Q0n Q1n Q2n Q3n Q3n1 1 X X 0 1 Q0n Q0n Q1n Q2n Q2n 1 1 1 X X 0 0 Q0n Q1n

38、 Q2n Q2n21 1 X X 1 1 Q0n Q1n Q2n Q2n31 1 X X 1 0 Q0n Q1n Q2n Q2n R CP LOAD D0 D3 J K Q0n+1 Q1n+1 Q2n+1 Q3n+1 Q3n+101Q02.2.功能功能1.1.逻辑符号逻辑符号（三）（三）四位双向移位寄存器四位双向移位寄存器74194SRG4CT=0C41/2 RCPMAQ0Q1Q2Q3A03,4DDSR1,4DBCD3,4DDSL3,4D3,4D2,4DMB1M0374194(1)清清零零：CT=0不不受受任任何何关关联联,将将输输出出寄寄存存器器置置“0000”(当当低低电电平平时时),标识

39、为标识为R。优先级最高。优先级最高。(2)送数：送数：M3模式时（模式时（MA和和MB为高电平），关联数字为为高电平），关联数字为3，又考，又考虑数据输入端还有一个关联数字虑数据输入端还有一个关联数字4，那就是，那就是C4有效（有效（CP的上升沿）的上升沿）将输入端数据送到输出，即当将输入端数据送到输出，即当R=1，MA=MB=1时，当时，当CP 时，执行时，执行并行送数并行送数。(3)保保持持：M0模模式式时时（MA和和MB为为低低电电平平），无无关关联联数数字字，保保持持输出状态不变。输出状态不变。(4)右右移移:M1模模式式时时（MA为为高高,MB为为低低电电平平），关关联联数数字字是是

40、1，又又考考虑虑数数据据输输入入端端还还有有一一个个关关联联数数字字4，那那就就是是C4有有效效（CP的的上上升升沿沿）将将输输出出端端数数据据向向右右位位移移一一次次，即即当当R=1，MA=1,MB=0时时，当当CP 时时，执行执行右移：右移：输出输出Q0由由DSR决定决定,Q0Q1，Q1Q2，Q2Q3。(5)左左移移:M2模模式式时时（MA为为低低,MB为为高高电电平平），关关联联数数字字是是2，又又考考虑虑数数据据输输入入端端还还有有一一个个关关联联数数字字4，那那就就是是C4有有效效（CP的的上上升升沿沿）将将输输出出端端数数据据向向左左位位移移一一次次，即即当当R=1，MA=0,MB

41、=1时时，当当CP 时时，执执行行左左移移：输输出出Q3由由DSL决定决定,Q3Q2，Q2Q1，Q1Q0。Q0溢出。溢出。（三）（三）四位四位双向移位寄存器双向移位寄存器7419474194功能表功能表 输输 入入 输输 出出0 X X X X X X X 0 0 0 0 1 1 X d0 d3 1 1 X d0 d1 d2 d3 21 0 0 X X X X X X Q0n Q1n Q2n Q3n 1 1 X X 0 1 X Q0n Q1n Q2n 1 1 0 X X 0 1 X Q0n Q1n Q2n 21 X X X 1 0 1 Q1n Q2n Q3n 3 3 X X X 1 0 0 Q

42、1n Q2n Q3n 4 1 X X X X 0 0 X Q0n Q1n Q2n Q2n 5 R CP DSR D0 D3 MB MA DSL Q0n+1 Q1n+1 Q2n+1 Q3n+11010LIBRARY IEEE USE IEEE.std_logic_1164.all;ENTITY vshiftreg IS PORT(CP，R，DSR,DSL:IN STD_LOGIC;S:STD_LOGIC_VECTOR(2 DOWNTO 0);-FUNCTION SELECT D:STD_LOGIC_VECTOR(7 DOWNTO 0);-DATA IN Q:OUT STD_LOGIC_VECTO

43、R(7 DOWNTO 0);-DATA OUTEND vshiftreg;ARCHITECTURE vshiftreg_arch OF vshiftreg IS SIGNAL IQ:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN 用用VHDLVHDL程序实现程序实现8 8位移位寄存器位移位寄存器 定义一个中间信号定义一个中间信号IQ（三）（三）四位四位双向移位寄存器双向移位寄存器74194 PROCESS(CP,R,IQ)BEGIN IF(R=1)THEN IQ 0);-异步清除 ELSIF(CPEVENT AND CP=1)THEN CASE CONV_INTEGER(

44、S)IS WHEN 0=NULL;-保持 WHEN 1=IQ IQ IQ IQ IQ IQ IQ NULL;END CASE;END IF;Q=IQ;END PROCESS;END vshiftreg_arch;R信号为异步清信号为异步清零，不考虑零，不考虑CP信号。信号。用用CONV_INTEGER将将S所属数所属数据类型据类型STD_LOGIC_VECTOR转换转换到整数类型。到整数类型。根据根据MA、MB、MC的值，用的值，用CASE语语句描述了句描述了8种移位操作。种移位操作。在在CASE语句中，用语句中，用WHEN OTHERS覆盖没有考虑到的值域覆盖没有考虑到的值域。“NULL”语

45、句描语句描述无任何操作，即保持原状态。述无任何操作，即保持原状态。2.环形计数器环形计数器1.数据转换数据转换3.扭环形计数器扭环形计数器4.分频器分频器（四）寄存器的应用（四）寄存器的应用1.1.七位串行七位串行并行转换并行转换CPR CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB=Q7 操作操作 0 0 0 0 0 0 0 0 0 1SRG4CT=0C41/2 1Q0Q1Q2Q303,4DDSR1,4D0113,4D3,4D3,4D2,4DMB1M0374194SRG4CT=0C41/2 1Q4Q5Q6Q7103,4D（1）1,4D1113,4D3,4D3,4D2,4DM

46、A1M0374194（2）MBMA00000000111并行送数并行送数清零清零1 D0 0 1 1 1 1 1 1 1串行输入串行输入1111D011100右移右移2 D1 D0 0 1 1 1 1 1 11111D1D0110右移右移串行串行并行并行七位七位并行并行串行串行 CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB 操作操作 1 0 D0 D1 D2 D3 D4 D5 D6 101并行送数并行送数启动启动2 1 0 D0 D1 D2 D3 D4 D5 10右移右移3 1 1 0 D0 D1 D2 D3 D4 10右移右移&CPSRG4CT=0C41/2 1Q0Q1Q

47、2Q303,4DDSR1,4D103,4D3,4D3,4D2,4DMB1M0374194SRG4CT=0C41/2 1Q4Q5Q6Q703,4D（1）1,4D3,4D3,4D3,4D2,4DMA1M0374194（2）MBMA串行串行输出输出11D0D1D2D3D4D5D6D6D00D4D2D5D1D3D501D3D1D4D0D2直到直到Q5Q4 Q3Q2 Q1Q0=111111D01111011重新重新预置预置1例例1：用：用74195构成构成M=4的环形计数器。的环形计数器。2.2.环形计数器环形计数器SRG4CT=0M1SHIFTM2LOAD2,3DK1LOADCPQ0Q1Q2Q31C3

48、/1 1,3KQ3J1,3J0002,3D启动启动 态序表态序表 Q0 Q1 Q2 Q3注意：注意：（1 1）电电路路除除了了有有效效计计数数循循环环外，还有五个无效循环。外，还有五个无效循环。（2 2）不不能能自自启启动动，工工作作时时首首先先在在LOAD加加启启动动信信号号进进行行预预置。置。环形计数器设计环形计数器设计（2）判断触发器个数：）判断触发器个数：计数器的模计数器的模 n(n为移位寄存器为移位寄存器的个数的个数)。（1）连接方法：）连接方法：将将移移位位寄寄存存器器的的输输出出Q3反反馈馈到到、K输入端。输入端。1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0

49、 1 1 1 0 0 1 1 0 0 0 1例例2 2：设计一：设计一M=8=8的扭环形计数器。的扭环形计数器。SRG4CT=0M1SHIFTM2LOAD2,3DK1CPQ0Q1Q2Q3C3/1 1,3KQ3J1,3J00002,3D启动启动 态序表态序表 Q0 Q1 Q2 Q3 0 注意：注意：（1 1）电路除了有效计数循环外，）电路除了有效计数循环外，还有一个无效循环。还有一个无效循环。（2 2）不能自启动，）不能自启动，工作时首先在工作时首先在R端加启动脉冲信号清零。端加启动脉冲信号清零。扭环形计数器设计扭环形计数器设计（2）判断触发器个数：）判断触发器个数：计数器的模计数器的模2 n(

50、n为移位寄存器的为移位寄存器的位数位数)。（1）连接方法：）连接方法：将将移移位位寄寄存存器器的的输输出出Q3经经反反相相器器后后反馈到反馈到、K输入端。输入端。分频器分频器一、反馈型序列码发生器一、反馈型序列码发生器二、计数器型序列码发生器二、计数器型序列码发生器 按一定规则按一定规则排列的周期性串排列的周期性串行二进制码。行二进制码。任意长度的序列码任意长度的序列码一、反馈型最长线性序列码发生器一、反馈型最长线性序列码发生器 反馈移位型序列码发生器是由反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。移位寄存器和组合反馈电路组成。SRG4CT=0C41/2 1CP0Q0Q1Q2Q3A