6.VHDL硬件描述语言.ppt

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1、1 VHDL1 VHDL概述概述 2 VHDL2 VHDL语言基础知识语言基础知识3 VHDL3 VHDL的基本语句的基本语句4 VHDL4 VHDL的子程序的子程序 VHDL语言（语言（VHSIC Hardware Description Language，甚高速集成电路硬件描述语言）是，甚高速集成电路硬件描述语言）是一种一种设计、仿真、综合设计、仿真、综合的标准硬件描述语言，是的标准硬件描述语言，是对可编程逻辑器件进行开发与设计的重要工具，对可编程逻辑器件进行开发与设计的重要工具，其优点是：支持自上而下和基于库的设计，支持其优点是：支持自上而下和基于库的设计，支持范围广，具有多层次描述系统

2、硬件功能的能力。范围广，具有多层次描述系统硬件功能的能力。VHDL语言已成为语言已成为IEEE的一种工业标准，是实现的一种工业标准，是实现信息系统硬件开发所必备的知识和技能。信息系统硬件开发所必备的知识和技能。VHDL概述概述 一、一、VHDLVHDL语言及产生背景语言及产生背景 VHDL（Very High Speed Integrated Circuit Hardware Description Language）即超高速集即超高速集成电路硬件描述语言。成电路硬件描述语言。美国国防部在美国国防部在2020世纪世纪8080年代初为其超高速年代初为其超高速集成电路集成电路VHSICVHSIC计

3、划提出的硬件描述语言，它计划提出的硬件描述语言，它是是硬件设计者和硬件设计者和EDAEDA工具之间的界面。设计者使用工具之间的界面。设计者使用HDLHDL来描述自己的设计，并把这个描述告诉来描述自己的设计，并把这个描述告诉EDAEDA工具，最后在工具，最后在EDAEDA工具的帮助下进行详细地设计工具的帮助下进行详细地设计及验证。及验证。产生背景产生背景:美美国国国国防防部部电电子子系系统统项项目目有有着着众众多多的的承承包包商商，他他们们各各自自建建立立和和使使用用自自己己的的电电路路硬硬件件描描述述语语 言言，这这就就使使得得各各公公司司之之间间的的设设计计不不能能被被重重复复利利用用，造造

4、成了信息交换和维护方面的困难。成了信息交换和维护方面的困难。为为解解决决此此问问题题，2020世世纪纪8080年年代代初初美美国国国国防防部部制制定定了了VHDLVHDL，以以作作为为各各承承包包商商之之间间提提交交复复杂杂电电路路设计文档的一种标准方案。设计文档的一种标准方案。19871987年年1212月月，VHDLVHDL被被正正式式接接受受为为国国际际标标准准，编编号号为为IEEE IEEE Std1076-1987,Std1076-1987,即即VHDL87VHDL87。19931993年年被更新为被更新为IEEE Std1164-1993,IEEE Std1164-1993,即即V

5、HDL93VHDL93。功能强大，描述力强。功能强大，描述力强。可移植性好。可移植性好。研制周期短，成本低。研制周期短，成本低。可以延长设计的生命周期。可以延长设计的生命周期。具有向具有向ASICASIC移植的能力。移植的能力。HDL语言设计硬件电路的优点：语言设计硬件电路的优点：系统中可大量采用芯片系统中可大量采用芯片 采用系统早期仿真采用系统早期仿真 降低了硬件电路设计难度降低了硬件电路设计难度二、二、VHDLVHDL的特点的特点library ieee;use ieee.std_logic_unsigned.all;entity test_02 is port(a:in integer

6、range 0 to 2;b:in integer range 0 to 2;c:in integer range 0 to 2;x:out integer range 0 to 4;y:out integer range 0 to 4 );end test_02;architecture test_02 of test_02 isbeginprocess(a,b,c)variable d:integer range 0 to 2;begin d:=a;x=b+d;d:=c;y=b+d;end process;end test_02;一、一、VHDLVHDL的程序结构的程序结构五五个个部部分分

7、实体（实体（EntityEntity）结构体结构体(Architecture)(Architecture)配置（配置（ConfigurationConfiguration）程序包（程序包（PackagePackage）库库(Library)(Library)可选可选VHDL语言基础知识语言基础知识VHDLVHDL源程序基本格式举例：源程序基本格式举例：ENTITY test ISPORT(input_pin_name:IN bit;output_pin_name:OUT bit);END test;ARCHITECTURE test_body OF test ISBEGINoutput_pin

8、_name=input_pin_name;END test_body;关键词关键词VHDL 实体实体逻辑功能逻辑功能此两处必须同名此两处必须同名端口定义部分端口定义部分逻辑行为描述逻辑行为描述Must be the sameas the save TEST.VHDfileLIBRARY LIBRARY 库名库名;库库USE USE 库名库名.程序包名程序包名.;.;程序包程序包ENTITY ENTITY 实体名实体名 ISIS 实体实体PORT(PORT(););END END 实体名实体名;ARCHITECTURE ARCHITECTURE 结构体名结构体名 OF OF 实体名实体名结构体结

9、构体（）END END 结构体名结构体名;VHDLVHDL源文件基本格式源文件基本格式 实体和结构体是实体和结构体是VHDLVHDL设计文件的两个基本组设计文件的两个基本组成部分。成部分。实体实体描述设计系统的外部接口信号；描述设计系统的外部接口信号；结结构体构体用于描述系统的行为、系统数据的流程或者用于描述系统的行为、系统数据的流程或者系统组织结构形式（即系统的内部电路）。系统组织结构形式（即系统的内部电路）。配置配置用于从库中选取所需元件安装到设计单用于从库中选取所需元件安装到设计单元的实体中。元的实体中。包集合包集合存放各设计模块能共享的数据类型、存放各设计模块能共享的数据类型、常数、子

10、程序等。常数、子程序等。库库用于存放已编译的实体、结构体、包集合用于存放已编译的实体、结构体、包集合和配置。和配置。1 1、实体、实体格式格式ENTITYENTITY 实体名实体名 ISIS GENERICGENERIC(类属表类属表););PORTPORT(端口表端口表););ENDEND 实体名实体名;实体实体说明所设计的逻辑电路的输入、输说明所设计的逻辑电路的输入、输出信号及其特性（输入、输出、双向）出信号及其特性（输入、输出、双向）说明ENTITY test ISPORT(input_pin_name:IN bit;output_pin_name:OUT bit);END testPO

11、RTPORT (端口名端口名:端口模式端口模式 数据类型数据类型;端口名端口名:端口模式端口模式 数据类型数据类型););端口名是设计者为实体的每一个对外通道所取的名字端口名是设计者为实体的每一个对外通道所取的名字 端口模式是指这些通道上的数据流动方式端口模式是指这些通道上的数据流动方式 数据类型是指端口上流动的数据的表达格式或取值类数据类型是指端口上流动的数据的表达格式或取值类型，型，VHDLVHDL要求只有相同数据类型的端口信号和操作数才要求只有相同数据类型的端口信号和操作数才能相互作用。能相互作用。PORTPORT说明语句说明语句是对一个设计实体界面的说明及对设是对一个设计实体界面的说明

12、及对设计实体与外部电路的接口通道的说明，其中包括对每一计实体与外部电路的接口通道的说明，其中包括对每一接口的输入输出模式和数据类型的定义。接口的输入输出模式和数据类型的定义。格式格式说明ENTITY test ISPORT(input_pin_name:IN bit;output_pin_name:OUT bit);END test IN IN 输入，信号只能自端口到实体输入，信号只能自端口到实体 OUTOUT 输出，信号只能自实体到端口输出，信号只能自实体到端口 INOUTINOUT 双向，信号既可输入又可输出双向，信号既可输入又可输出 BUFFERBUFFER 缓冲，信号自实体输出，又有缓

13、冲，信号自实体输出，又有 内部反馈内部反馈Entity端口模式端口模式OutOut与与BufferBuffer的区别的区别LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;Entity test1 isEntity test1 is port(a:in std_logic;port(a:in std_logic;b,c:b,c:outout std_logic std_logic ););end test1;end test1;architecture a of test1 isa

14、rchitecture a of test1 is begin begin b=not(a);b=not(a);c=b;c=b;end a;end a;LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;Entity test2 isEntity test2 is port(a:in std_logic;port(a:in std_logic;b:b:bufferbuffer std_logic;std_logic;c:out std_logic c:out std_logic );

15、);end test2;end test2;architecture a of test2 isarchitecture a of test2 isbeginbegin b=not(a);b=not(a);c=b;c=b;end a;end a;2 2、结构体、结构体格式格式 对数据类型、常数、信号、子程序和元件对数据类型、常数、信号、子程序和元件 等元素的说明等元素的说明 描述实体逻辑行为描述实体逻辑行为ARCHITECTUREARCHITECTURE 结构体名结构体名 OFOF 实体名实体名 ISIS 说明语句说明语句 BEGINBEGIN 功能描述语句功能描述语句 ENDEND 结构体名

16、结构体名;功能功能ARCHITECTURE test_body OF test ISBEGINoutput_pin_name=input_pin_name;END test_bodyARCHITECTUREARCHITECTURE one one OFOF mux21a mux21a ISISBEGINBEGIN y=a WHEN s=0 ELSE y=a WHEN s=0 ELSE b ;b ;ENDEND one;one;结构体结构体2 2选选1 1多路选择器的多路选择器的VHDLVHDL结构体描述结构体描述ENTITYENTITY mux21a mux21a ISIS PORTPORT(

17、a,b:(a,b:ININ BIT;BIT;s:s:ININ BIT;BIT;y:y:OUTOUT BIT );BIT );ENDEND mux21a;mux21a;ARCHITECTUREARCHITECTURE one one OFOF mux21a mux21a ISIS BEGINBEGIN y=a y=a WHENWHEN s=0 s=0 ELSEELSE b ;b ;ENDEND one;one;2 2选选1 1多路选择器的多路选择器的VHDLVHDL描述描述3 3、配置、配置CONFIGURATIONCONFIGURATION 配置名配置名 OF OF 实体名实体名 ISIS 说

18、明语句说明语句；END END 配置名；配置名；格式格式 这种配置用于选择不包含块（这种配置用于选择不包含块（BLOCKBLOCK）和元件和元件（COMPONENTSCOMPONENTS）的构造体。在配置语句中只包含有的构造体。在配置语句中只包含有实体所选配的构造体名，其他什么也没有。实体所选配的构造体名，其他什么也没有。说明 描述层与层之间的连接关系以及实体与构造体描述层与层之间的连接关系以及实体与构造体之间的连接关系。在仿真时利用配置选择不同的构之间的连接关系。在仿真时利用配置选择不同的构造体。造体。4 4、包集合、包集合 PACKAGEPACKAGE 包集合名包集合名 ISIS 说明语句

19、说明语句；ENDEND 包集合名；包集合名；PACKAGE BODYPACKAGE BODY 包集合名包集合名 ISIS 说明语句说明语句；END BODYEND BODY；一个包集合由包集合标题和包集合体两大部分组成。一个包集合由包集合标题和包集合体两大部分组成。包集合体是一个可选项。包集合体是一个可选项。包集合用于封装属于多个设计单元分享的公共信息。包集合用于封装属于多个设计单元分享的公共信息。包集合由包说明（说明数据类型、子程序和常量等）和包体（它含包集合由包说明（说明数据类型、子程序和常量等）和包体（它含有子程序体与现有的延时常数）所组成。有子程序体与现有的延时常数）所组成。子程序由执

20、行公共操作的过程和函数组成。子程序由执行公共操作的过程和函数组成。包集合是分享属于实体数据的一种机制，把子程序、数据类型和元包集合是分享属于实体数据的一种机制，把子程序、数据类型和元件说明看成建立设计的工具，则包集合可看成工具箱。件说明看成建立设计的工具，则包集合可看成工具箱。包集合的使用：use work.包集合名.all;5 5、库、库格式格式USEUSE语句的使用有两种常用格式：语句的使用有两种常用格式：USE USE 库名库名.程序包名程序包名.项目名项目名 ；USE USE 库名库名.程序包名程序包名.ALL ALL；LIBRARY IEEE;LIBRARY IEEE;USE IEE

21、E.STD_LOGIC_1164.STD_ULOGIC;USE IEEE.STD_LOGIC_1164.STD_ULOGIC;USE IEEE.STD_LOGIC_1164.RISING_EDGE;USE IEEE.STD_LOGIC_1164.RISING_EDGE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;LIBRARYLIBRARY 库名；库名；USEUSE 库名库名.程序包名程序包名.All All；例IEEEIEEE库：库：IEEEIEEE标准库标准库使用需声明使用需声明STDSTD库：库：VHDLVHDL标准库标

22、准库使用无需声明使用无需声明ASICASIC库：库：EDAEDA厂商提供库厂商提供库使用需声明使用需声明WORKWORK库：现行作业库，当前工作目录的所有设计库：现行作业库，当前工作目录的所有设计使用无需声明使用无需声明USERUSER库：用户自定义库库：用户自定义库使用需声明使用需声明STD_LOGIC_1164 STD_LOGIC_1164 程序包程序包STD_LOGIC_ARITH STD_LOGIC_ARITH 程序包程序包STD_LOGIC_UNSIGNED STD_LOGIC_UNSIGNED 程序包程序包VHDLVHDL库的种类库的种类库说明的作用范围库说明的作用范围 从一个实体

23、说明开始到其所属的结构体、配置为止，从一个实体说明开始到其所属的结构体、配置为止，当一个源程序中出现两个以上的实体时，必须重复说明。当一个源程序中出现两个以上的实体时，必须重复说明。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY example1 IS()ENDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY example2 IS()END二、二、VHDLVHDL的语言元素的语言元素 一）一）VHDLVHDL文字规则文字规则 1 1 数字型文字数字型文字 整数文字整数文字 实数文字实数文字 以数制基

24、数表示的文字以数制基数表示的文字 2 2 字符串型文字字符串型文字 文字字符串文字字符串 数位字符串数位字符串VHDL语言基础知识语言基础知识3 3 标识符标识符 VHDLVHDL中的标识符有：中的标识符有：保留标识符保留标识符即关键字或保留字即关键字或保留字短标识符短标识符由用户创建的符合由用户创建的符合VHDLVHDL8787规定规定的标识符的标识符扩展标识符扩展标识符VHDLVHDL9393规定的标识符规定的标识符1)1)保留标识符保留标识符 保留标识符是保留标识符是VHDLVHDL的的关键字或保留字，如：关键字或保留字，如：2)2)短标识符短标识符VHDLVHDL的短标识符是遵守以下规

25、则的字符序列：的短标识符是遵守以下规则的字符序列：有效字符：英文字符（有效字符：英文字符（a a-z z,A A-Z Z），），数字（数字（0 0-9 9）和下划线）和下划线（_ _）必须以英文字母打头必须以英文字母打头下划线（下划线（_ _）的前后都必须有英文字母或数）的前后都必须有英文字母或数字字EDAEDA工具综合、仿真时，短标识符不区分大小写工具综合、仿真时，短标识符不区分大小写二）对象二）对象 VHDLVHDL有四类对象：有四类对象：常量常量（CONSTANTCONSTANT）是一个在仿真和综合过程中固定不变是一个在仿真和综合过程中固定不变的值，可通过其标识符来引用。的值，可通过其标

26、识符来引用。信号信号（SIGNALSIGNAL）代表电路内部各元件之间的连接线，是代表电路内部各元件之间的连接线，是实体间动态交换数据的手段。实体间动态交换数据的手段。变量变量（VARIABLEVARIABLE）暂存数据的量，只在进程和子程序中暂存数据的量，只在进程和子程序中用。用。文件文件（FILESFILES）是传输大量数据的客体，包含一些专门数是传输大量数据的客体，包含一些专门数据类型的数值。据类型的数值。常数常数(constant)(constant)常数(constant)格式：constant 常数名：数据类型：=初始值；例：constant VCC:real:=5.0;const

27、ant delay,delay:Time:=10ns;常数赋值后不能变；赋的值要与数据类型一致；常数有和信号一样的可视性规则，在程序包中说明的常数为全局量；在实体说明部分的常数可以被该实体中任何构造体引用，在构造体中的常数能被其构造体内部任何语句采用，包括被进程语句采用；在进程说明中说明的常量只能在进程中使用。变量变量变量 只能在进程、函数或过程中使用；用做局部的数据存储，为局部量，赋值立即生效。格式：Variable变量名：数据类型 约束条件：=表达式；例：Variable x,y:integer;Variable count:integer range 0 to 255:=10;信号信号信

28、号信号信号数据对象：把实体连在一起形成模块，信号是信号数据对象：把实体连在一起形成模块，信号是实体间动态数据交换的手段；实体间动态数据交换的手段；除无方向说明外，与端口概念一致；除无方向说明外，与端口概念一致；通常在构造体、包集合、实体中说明。全局信号在通常在构造体、包集合、实体中说明。全局信号在程序包中说明，它们被所属的实体分享。程序包中说明，它们被所属的实体分享。格式：格式：signalsignal变量名：数据类型变量名：数据类型 约束条件约束条件 :=:=初始值初始值 ；即在关键词即在关键词SIGNALSIGNAL后跟一个或者多个信号名，每个后跟一个或者多个信号名，每个信号名将建一个新信

29、号，用冒号：把信号名和信号信号名将建一个新信号，用冒号：把信号名和信号的数据类型分隔开，信号数据类型规定信号包含的的数据类型分隔开，信号数据类型规定信号包含的数据类型信息，最后信号还可包含初始化信号指定数据类型信息，最后信号还可包含初始化信号指定的初值。的初值。信号信号例:signal ground:bit:=0;signal en:std_logic_vector(7 downto 0);信号赋值有附加延迟；信号为全局量，可实现进程之间的通信；程序中赋值采用=。延迟延迟延迟延迟进程中向信号赋值的时刻和信号得到该值的时刻之间有延进程中向信号赋值的时刻和信号得到该值的时刻之间有延迟；迟；当向信号

30、赋值时未给定延迟，但有一隐含延迟，称当向信号赋值时未给定延迟，但有一隐含延迟，称延迟；延迟；延迟是一个无穷小的时间量；延迟是一个无穷小的时间量；信号与变量的区别信号与变量的区别变量变量赋值立即发生，无延迟；信号赋值至少有延迟，在进程中仅当碰到wait语句或进程结束赋值才生效。进程只对信号敏感，而对变量不敏感。信号信号除当前值外还有许多相关信息，而变量只有当前值。信号是全局量，变量为局部量。信号在电路中的功能是保存变化的数值和连接子元件；变量在电路中无类似的对应关系，用于计算。library library ieeeieee;use ieee.std_logic_1164.all;use iee

31、e.std_logic_1164.all;use use ieee.std_logic_arith.allieee.std_logic_arith.all;use use ieee.std_logic_unsigned.allieee.std_logic_unsigned.all;entity test_01 isentity test_01 is port(port(a:in integer range 0 to 2;a:in integer range 0 to 2;c:in integer range 0 to 2;c:in integer range 0 to 2;b:in integ

32、er range 0 to 2;b:in integer range 0 to 2;x:out integer range 0 to 4;x:out integer range 0 to 4;y:out integer range 0 to 4);y:out integer range 0 to 4);end test_01;end test_01;architecture test_01 of test_01 isarchitecture test_01 of test_01 issignal dsignal d:integer range 0 to 2;:integer range 0 t

33、o 2;beginbeginprocess(a,b,c,d)process(a,b,c,d)beginbegin d=a;d=a;x=x=b+db+d;d=c;d=c;y=y=b+db+d;end process;end process;end test_01;end test_01;结果：结果：a不起作用；不起作用；x=b+c;y=b+c;例例2：结果:x=b+a;y=b+c;例例2：use ieee.std_logic_unsigned.all;entity test_02 is port(a:in integer range 0 to 2;c:in integer range 0 to

34、2;b:in integer range 0 to 2;x:out integer range 0 to 4;y:out integer range 0 to 4);end test_02;architecture test_02 of test_02 isbeginprocess(a,b,c)variable d:integer range 0 to 2;begin d:=a;x=b+d;d:=c;y=b+d;end process;end test_02;对象说明的一般格式是：对象说明的一般格式是：=;是常量、信号、变量中的一个是常量、信号、变量中的一个 是一个标识符或由逗号隔开的多个是一

35、个标识符或由逗号隔开的多个 标识符标识符 是类型名或类型名加限制条件是类型名或类型名加限制条件 为为BUSBUS或或REGISTERREGISTER，该项为任选项该项为任选项 ：=为对象赋初值为对象赋初值说明三）数据类型三）数据类型 数据类型根据产生的来源分为：数据类型根据产生的来源分为：1 1、标准数据类型、标准数据类型 VHDLVHDL语言定义了语言定义了1010种标准的数据类型。种标准的数据类型。1 1）字符（）字符（CHARACTERCHARACTER）字符是用单引号括起来的一个字母字符是用单引号括起来的一个字母数字数字空格或一些空格或一些特殊字符。字符区分大特殊字符。字符区分大小写字

36、母。小写字母。2 2）字符串）字符串 (STRING)(STRING)字符串是用双引号括起来的一个字符序列。字符串区分字符串是用双引号括起来的一个字符序列。字符串区分大大小写字母。常用于程序的提示和结果的说明等。小写字母。常用于程序的提示和结果的说明等。3 3）布尔量）布尔量 (BOOLEAN)(BOOLEAN)布尔量是二值枚举量，用布尔量是二值枚举量，用TURETURE和和FALSEFALSE表示。表示。用于关系运算和逻辑判断。用于关系运算和逻辑判断。4 4）位）位 (BIT)(BIT)位用来表示一个信号的取值。位只有两种取值位用来表示一个信号的取值。位只有两种取值0 0和和1 1。例如：。

37、例如：TYPE BIT IS TYPE BIT IS（0 0，1 1）；）；注意：位的注意：位的值值0 0和和1 1表示信号的状态，而布尔量的取值表示信号的状态，而布尔量的取值0 0和和1 1表示表示真真 假假，两者意义不同。，两者意义不同。5 5）位矢量）位矢量 （BIT_VECTORBIT_VECTOR）位矢量是用双引号括起来的一组位数据，每位只有位矢量是用双引号括起来的一组位数据，每位只有0 0，1 1两种取值。在其前面可以加数值标记，例如：两种取值。在其前面可以加数值标记，例如：X X（十六十六进制）进制）BB（二进制）二进制）OO（八进制）等。位矢量常用于表示总八进制）等。位矢量常用

38、于表示总线的状态。线的状态。6 6）整数）整数 （INTEGERINTEGER）整数的取值范围从整数的取值范围从-（-1-1）到到+（-1-1）。）。整数不能看整数不能看作矢量，不能单独对某一位操作，只能用于算术运算。整数可作矢量，不能单独对某一位操作，只能用于算术运算。整数可用来抽象的表达总线状态，例如：多位计数器的输出。用来抽象的表达总线状态，例如：多位计数器的输出。7 7）实数）实数 （REALREAL）实数的取值范围从实数的取值范围从-1.0E+28-1.0E+28到到 +1.0E+38+1.0E+38。主要用于硬件主要用于硬件方案的研究和实验。方案的研究和实验。8 8）自然数）自然数

39、 （NATUREALNATUREAL）和正整数（和正整数（POSITIVEPOSITIVE）前者是零和零以上的整数；后者是大于零的整数。前者是零和零以上的整数；后者是大于零的整数。9 9）时间）时间 （TIMETIME）时间的取值范围从时间的取值范围从-（-1-1）到）到+（-1-1）。书写格式含）。书写格式含整数和时间单位两部分。常用于指定时间延时和标定仿真时刻。整数和时间单位两部分。常用于指定时间延时和标定仿真时刻。1010）错误等级（）错误等级（SEVERITY LEVELSEVERITY LEVEL）错误等级分为：注意（错误等级分为：注意（NOTENOTE）警告（警告（WARINGWA

40、RING）出错出错（ERRORERROR）失败（失败（FAILUREFAILURE）四级，用于提示系统错误等级。四级，用于提示系统错误等级。时间时间(time)(time)类型类型*格式：TYPE 数组名 IS 范围；UNITS 基本单位；单位；END UNITS；*例：type time is range 2147483647 to 2147483647 units fs;ps=1000 fs;ns=1000 ps;us=1000 ns;ms=1000 us;sec=1000 ms;min=60 sec;hr=60 min;end units;*architecture eaxample o

41、f example is begin process(x)variable s:time;begin a:=1 fs;a:=1 ns;a:=1 sec;a:=1 min;end process;end example;存放在存放在IEEEIEEE库库STD_LOGIC_1164STD_LOGIC_1164程序包中的程序包中的STD_LOGICSTD_LOGIC类类型（对应于型（对应于BITBIT类型）和类型）和STD_LOGIC_VECTORSTD_LOGIC_VECTOR类型（对应于类型（对应于BIT_VECTORBIT_VECTOR类型）也是两类很常用的数据类型，它们有九种类型）也是两类很

42、常用的数据类型，它们有九种取值，其含义如下：取值，其含义如下：U U：初始值初始值 0 0：0 0 1 1：1 1 W W：弱信号不定，未知弱信号不定，未知 L L：弱信号弱信号0 0 H H：弱信号弱信号1 1 -：不可能情况不可能情况 X X：不定，未知不定，未知 Z Z ：高阻高阻 其中其中X X方便了系统仿真，方便了系统仿真，Z Z方便了双向总线的描方便了双向总线的描述，因此对信号和总线的描述能力大大增强，应用十分广泛。述，因此对信号和总线的描述能力大大增强，应用十分广泛。2 2、用户自定义数据类型、用户自定义数据类型 VHDLVHDL语言允许用户自己定义数据类型。语言允许用户自己定义

43、数据类型。TYPETYPE 数据类型名数据类型名 ，数据类型名，数据类型名 ISIS 数据类型定义；数据类型定义；常用的用户自定义类型有：常用的用户自定义类型有：1 1）枚举（）枚举（ENUMERATEDENUMERATED）类型类型 枚举类型就是把类型中的所有元素一一列举。枚举类型就是把类型中的所有元素一一列举。TYPETYPE 数据类型名数据类型名 IS IS（元素，元素，元素，元素，）；）；TYPE TYPE booleanboolean IS(FALSE,TRUE)IS(FALSE,TRUE)；例2 2）数组（）数组（ARRAYARRAY）类型类型 数组类型是多个相同类型的数据集合。它

44、可以数组类型是多个相同类型的数据集合。它可以是二维的和多维的。是二维的和多维的。TYPETYPE 数据类型数据类型 IS ARRAYIS ARRAY （范围）范围）OFOF 元元素类型名；素类型名；其中（范围）规定数组下标的类型和范围。其中（范围）规定数组下标的类型和范围。TYPETYPE kkkkkk IS ARRAYIS ARRAY (INTEGER 0 TO 9)(INTEGER 0 TO 9)OF OF STD_LOGIC;STD_LOGIC;本句话的含义是：数据类型本句话的含义是：数据类型kkkkkk是一个具有是一个具有1010个个元素的数组型数据类型，数组中的每一个元素的数元素的数

45、组型数据类型，数组中的每一个元素的数据类型都是据类型都是STD_LOGICSTD_LOGIC型。型。例 3 3）记录（）记录（RECORDRECORD）类型类型 记录类型是多个不同数据类型的集合。记录类型是多个不同数据类型的集合。TYPETYPE 数据类型数据类型 IS RECORDIS RECORD 元素名：元素名：数据类型名；数据类型名；元素名：元素名：数据类型名；数据类型名；END RECORDEND RECORD；记录适用于描述总线记录适用于描述总线仿真等。对于记录类型的数据对仿真等。对于记录类型的数据对象进行单元素赋值时，可在记录类型对象名后加点象进行单元素赋值时，可在记录类型对象名

46、后加点.，然，然后再加赋值元素的元素名。后再加赋值元素的元素名。说明 3 3 数据类型转换数据类型转换 在在VHDLVHDL程序中，不同类型的对象不能代入，因此要程序中，不同类型的对象不能代入，因此要进行类型转换。类型转换的方法有下述两种：进行类型转换。类型转换的方法有下述两种：1 1）类型标记法）类型标记法 用类型名称来实现关系密切的标量类型之间的转换。用类型名称来实现关系密切的标量类型之间的转换。VARIABLE VARIABLE x:x:INTEGERINTEGER；VARIABLEVARIABLE y:y:REALREAL；则则 x:=x:=INTEGERINTEGER(y)(y)；y

47、:=y:=REALREAL(x).(x).其中其中INTEGER(y)INTEGER(y)可将可将y y从实数类型转换为整数类型；从实数类型转换为整数类型；REAL(x)REAL(x)可将可将x x从整数类型转换为实数类型。从整数类型转换为实数类型。例 2 2）函数转换法）函数转换法 利用利用VHDLVHDL语言程序包中提供的转换函数进行数据类语言程序包中提供的转换函数进行数据类型的相互转换。转换函数的作用是将一种属于某种数据型的相互转换。转换函数的作用是将一种属于某种数据类型的数据对象转换成属于另一种数据类型的数据对象。类型的数据对象转换成属于另一种数据类型的数据对象。STD_LOGIC_1

48、164STD_LOGIC_1164程序包定义的转换函数有：程序包定义的转换函数有：TO_STD LOGIC VECTOR():TO_STD LOGIC VECTOR():将将BIT_VECTORBIT_VECTOR类型转类型转STD_LOGIC_VECTORSTD_LOGIC_VECTOR类型类型 TO_BIT VECTOR():TO_BIT VECTOR():将将STD_LOGIC_VECTORSTD_LOGIC_VECTOR类型转换类型转换为为 BIT_VECTORBIT_VECTOR类型类型 TO_STD LOGIC():TO_STD LOGIC():将将BITBIT类型转换为类型转换为

49、STD_LOGICSTD_LOGIC类类型型 TO_BIT()TO_BIT()：将将STD_LOGICSTD_LOGIC类型转换为类型转换为BITBIT类型类型 其中，括号内填写要进行转换的数据对象。其中，括号内填写要进行转换的数据对象。这些函数在引用前必须打开库和相应的程序包。这些函数在引用前必须打开库和相应的程序包。注意注意4 4、运算操作符、运算操作符VHDLVHDL的运的运算符算符算术算术运算符运算符关系关系运算符运算符逻辑逻辑运算符运算符连接连接运算符运算符+ABS ABS+-*/-*/MODMODREM*REM*=/=/=NOT NOT ANDANDORORNANDNANDNOR

50、XORNOR XOR 1 1）算术运算符）算术运算符算术运算符包括：算术运算符包括：定义在一维数组上，元素类型定义在一维数组上，元素类型必须必须为为BitBit或或BooleanBoolean 2 2）关系运算符）关系运算符关系运算符包括：关系运算符包括：，注意运算符两边必须为运算符两边必须为相同的类型相同的类型，结果为结果为BooleanBoolean类型类型3 3）逻辑运算符（）逻辑运算符（LogicalLogical）逻辑运算符包括：逻辑运算符包括：它们对它们对“STDSTDLOGICLOGIC”和和“BITBIT”等的逻辑型数等的逻辑型数据，据，“STDSTDLOGICLOGICVEC