CPCI板卡标准15193.pdf

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1、1 1 一般要求 军用加固 CompactPCI 计算机应为系统提供与PCI 规范相兼容的电气特性适应恶劣环境扩展性强满足通用化、系列化、模块化的要求。2 特点 2.1 CompactPCI 特点 2.1.1 33MHz 和 66MHz 的 PCI 性能。2.1.2 32 位和 64 位数据传输能力。2.1.3 在 33MHz 总线频率下每个总线段最多有 8 个 CPCI 插槽。2.1.4 在 66MHz 总线频率下每个总线段最多有 5 个 CPCI 插槽。2.1.5 3U 外形尺寸 100mmX160mm。2.1.6 6U 外形尺寸 233.35mmX160mm。2.1.7 IEEE1101

2、.1、1101.10、1101.11Eurocard 结构标准。2.2 外形结构 CPCI插卡的外形结构是根据 IEC 60297-3 和 IEC 60297-4 中的Eurocard 外形结构定义的。并按照 IEEE1101.10 进行扩展有3U100mmX160mm 和 6U233.35mmX160mm 两种规格图 1 显示 3U 规格的插卡结构图。一个 CPCI 系统由 1 个或多个CPCI 总线段组成。每段最多包括 8 个 CPCI 插槽 33MHz 板中心间距20.32mm0.8inch 每个总线段由1个系统槽和7个外设槽组成。图 1 3U 64 位 CompactPCI 外形结构

3、系统槽为总线段上的所有插卡提供系统仲裁、时钟分配和复位功能并负责通过对每个本地插卡 IDSEL 信号的管理完成系统的初始过程。外设插槽可以安装简单的插卡也可以是智能化从设备或者是 PCI 总线主设备图 2 是典型的 3U 规格的 CPCI 总线段的顶层图。系统槽可以定位在无源底板的任何位置为简单起见本规范规定从印制板顶层观测无源底板时 CPCI 总线段中的系统槽位于总线段的左侧。2 图 2 3U CompactPCI无源底板示例 除图2中说明的线性排列外CPCI也允许其他拓扑结构。本规范和所有无源底板的仿真均采用线性拓扑结构系统插槽位于总线段任意一端插卡中心间距 20.32mm 其他任何拓扑结

4、构必须进行仿真或采用其它方式进行确认以确保符合 PCI 规范。CPCI 以物理和逻辑插槽概念为基础定义插槽编号。物理槽必须从机箱左上角开始编号。编号从 1开始。所有 CPCI 系统中物理插槽应该置于兼容性标记符号内。图 2 示例了兼容性标记符号内的物理槽编号如1。逻辑插槽编号必须由 IDSEL 信号与用来选择插槽的相关地址定义。在命名规定中逻辑编号用于定义连接器在总线段上的物理外形。图 2 中说明的逻辑编号恰好位于连接器外形的下方如 2-P1。逻辑和物理插槽的编号不一定总一致无论何种情况第五章中均定义了信号路由的要求。功能性标记符号可以直观的显示无源底板连接器与插卡的功能这些功能性标记符号是

5、a三角系统槽 b圆圈外设槽。2.3 连接器 CPCI 连接器是 IEC60917 和 IEC61076-4-101 定义的 5 行、2mm 间距带屏蔽的连接器其特点包括 a 针孔互连机制 b 多厂商支持 c 提供固定编码键的编码机制 d 长短交错以满足热插拔能力 e 选装后面板以满足直通底板的 I/O 应用需要 f 高密度PCI能力 g 电磁干扰EMI/射频干扰RFI的屏蔽保护 h 最终用户的可扩展性。3 CPCI 总线互连被定义为 5行 47 列的引脚阵列该阵列根据连接器的物理实现逻辑上分为两组。32 位 PCI 和连接器编码键区安排在 J1 上。另外一个连接器J2安排给64位传输、后面板I

6、/O或地理寻址。CPCI连接器在插卡和底板上都使用了导向凸缘这有效的避免了插拔时可能出现的偏差。3.3V 和 5V 编码键的使用可以避免插卡的错误安装。表 1 编码键颜色分配 信号电压 VI/O 对应颜色 3.3V 镉黄 5V 亮蓝 3.3V 或 5V 通用插卡 无 编码键可以避免因为疏忽而将 5V 插卡安装到 3.3V 系统上。表 1说明了与不同底板连接器和插卡连接器的物理编码键相关的颜色编码通用插卡必须满足能运行于任意一种环境所以不被编码。底板连接器必须根据底板总线段的信号进行编码。表 1 中的编码键说明仅包含了那些装配了 J1 并且 J1 是所装配的唯一的连接器的情况。CPCI 插卡如果

7、装配了除 J1之外的其他任何连接器那么还必须符合 PICMG 2.10 Keying of CompactPCI03 Boards and Backplanes。J1 连接器提供的彩色编码机制只适用于 3U 和 6U 非后面板 I/O 的 32 位信号插卡其它任何实现必须与 PICMG 2.10 中指定的编码键机制相符合。2.4 模块化 CompactPCI 的一个重要特点是系统的模块化。模块化是利用 Eurocard 标准的各种外形结构及通用 IEC-61076-4-101 连接器来实现的。3 电气要求 3.1 插板设计规则 军用加固计算机插板的设计符合CompactPCI规范 PICMG

8、R2.0 D3.0 的设计要求。本节规定一些按军用加固环境需要强调或补充的要求或限制。5.1 节至 5.4 节的设计规则适用于 33MHz 的 CPCI 总线操作。66MHz 的设计规则参考 5.5 节。本规范不推荐使用标准 CompactPCI 中的热插拔规范。3.1.1 去耦要求 每个加固 CPCI 计算机插板必须具备足够的去耦能力以满足应用。表 2 列出了应该使用去耦的最小要求。表 2 插板去耦要求 连接器 信号 说明 去耦电容 耐压 0.1F 201 10F 202 P1 5V 5VDC 最小 15V P1 3.3V 3.3VDC 最小 10V P1 VI/O 5V/3.3VDC 最小

9、15V P1 12V 12VDC 3 最小 35V P1-12V-12VDC 3 最小 35V P24 VI/O 5V/3.3VDC 最小 15V 说明 4 1 对于所有电压每10个电源引脚应该提供一个靠近连接器的0.1F的适于高速去耦的陶瓷电容器进行去耦。注意此规则适用于所有的电源引脚即使插板上没有使用该电源 2 靠近每个连接器均需要安放一个 10F 的低等效串联电阻 Low ESR 电容器 3 如果有需要使用12V DC 电源 则应使用 10F 的低等效串联电阻 Low ESR 电容。如果不使用12V DC 电源则不需要10F 的低等效串联电阻 Low ESR 电容但仍需要提供 0.1F的

10、陶瓷电容 4 在 64 位系统中 P2 的要求。如果 P2 用于自定义的 I/O 可以增加辅助的去耦电容。3.1.2 端接要求 3.1.2.1 分支端接 Stub Termination 在插板上的 CPCI 连接器接口处下列信号必须端接 10 串联信号电阻可以用排阻或分立电阻 AD0AD31、C/BE0C/BE3、PAR、FRAME、IRDY、TRDY、STOP、LOCK、IDSEL、DEVSEL、PERR、SERR 和 RST。表 3 信号端接电阻 参数 最小 标准 最大 单位 说明 Rterm-5 10 5 欧姆 信号端接电阻位于 CompactPCI 连接器近端处。如果下面这些信号插板

11、上使用也必须端接INTA、INTB、INTC、INTD、AD32AD63、C/BE4C/BE7、PAR64、REQ64、ACK64。CLK、REQ 和 GNT 信号不需要此类信号端接电阻。信号端接可以将每块插板上的 PCI 信号线对底板的影响降到最小。端接电阻的位置和该信号的连接器引脚距离应不超过 15.2mm0.6inch 这个距离是指信号允许布线的总长参见 5.1.3 和 5.1.4 节说明。3.1.2.2 串行端接Series Termination 驱动 REQ 的外设插板接口板在该信号的芯片驱动输出引脚处不是在连接器接口处应该提供一个端接电阻阻值大小根据输出缓冲器的输出特性而定一般选

12、择阻值一般为 1047 的表面贴装电阻。在系统槽插板主机板上每个为外设插槽提供 CLK 信号的驱动器一般是主 PCI桥或PCI-to-PCI 桥上必须使用串联端接电阻阻值大小根据输出缓冲器的输出特性而定一般选择阻值一般为 1047 的表面贴装电阻。每个系统槽插板的 GNT 信号必须在驱动器处进行串联端接端接电阻阻值大小根据输出缓冲器的输出特性而定一般选择阻值一般为 1047 的表面贴装电阻。3.1.3 信号线长度要求 无论是系统槽插板还是外设插板 32 位/64位信号 J1、J2 的信号线长度必须不大于 63.5mm2.5inchs。这个长度是指从连接器引脚通过信号线或端接电阻 5.1.2 节

13、所规定到 PCI 驱动器引脚之间的总长度。注意布线长度中应包括端接电阻。3.1.4 特征阻抗要求 在插板上 CPCI 信号线的特征阻抗必须在表 4 给定的范围内。表 4 CPCI 信号线的特征阻抗 参数 最小 标准 最大 单位 说明 5 Z0-10 65 10 欧姆 仅适用于 PCB 布线包括电镀通孔。3.1.5 信号负载要求 外设接口板的任何 CPCI 信号上最多允许一个 PCI 负载。系统槽插板内连接J1/J2连接器的CPCI总线上最多允许一个负载。3.1.6 外设插板 PCI 时钟信号线长度要求 在外设插板上 CPCI 时钟信号线必须为63.5mm2.54mm2.5inchs0.1inc

14、h 并且在一个接口板上只允许驱动一个负载。3.1.7 插板信号环境 通用插板设计中即兼容 3.3V、5V 两种环境 VI/O 信号必须通过连接器上引脚由底板来配置通用插板上 VI/O 信号不能直接连接 3.3V、5V。3.1.8 上拉电阻要求 上拉电阻必须设在系统槽插板上。表 5给出针对 5V 和 3.3V 两种信号环境的上拉电阻值。所有数值均假定有 7 个负载 33MHz 速度。对于要求上拉电阻的 CPCI信号上拉电阻必须放置在驱动器与分支端接电阻之间上拉电阻到驱动器的信号长度必须小于 12.7mm0.5inch 而且信号线长度被当成总布线长度的一部分。注意 当系统槽插板充当外设接口板时不能

15、连接上拉电阻。系统槽插板不管是否使用 REQ64 和 ACK64 信号都必须为它们提供一个上拉电阻这可以保证避免 64 位外设接口板上 REQ64 和 ACK64 的浮动。使用 GNT 信号的每个外设接口板必须设置一个 100k的上拉电阻。关于 64 位信号的其他细节参见 5.4 节。3.1.9 插板连接器屏蔽要求 为了保证插板和 CPCI 底板之间的逻辑接地有一个低阻抗回路在插板的 J1 和 J2 连接器的 F 行必须加屏蔽接地。对于已提供 Z 行屏蔽选项的 IEC-60176 连接器在插板上则不需要加屏蔽并且保证当该屏蔽延伸到插板内部区域时没有任何负载。3.2 33MHz 底板设计原则 在

16、33MHz 下最多可以有八个插槽。66MHz 下最多可以有五个插槽其设计原则见 5.5 节。系统插板为其他七个插槽提供时钟、仲裁、配置以及中断处理。底板提供外设接口板的插槽可少于 7 个。本节假定采用最大的配置数目并且采用线性拓扑结构系统槽的物理位置为机箱底板的任意一端底板信号线采用菊花链方式。采用任何其他拓扑结构均必须被仿真或以其他方式检验以确认它与 PCI 规范的一致性。槽连接器中心间距为 20.32mm0.8inch。如果系统要求多于 8 槽必须采用PCI-to-PCI 桥连接另一个 CPCI 总线段。底板的设计可以同时具备 33MHz 和 66MHz 的操作能力但如果在一个 CPCI

17、总线段内的插槽数大于 5 个时只能使用 33MHz 的总线并且信号 M66EN 必须接地。底板必须为 3.3V、5V 和地提供单独的平面层。如果VI/O配置可以直接使用3.3V或5V否则VI/O必须提供专用的电源层。3.2.1 底板信号环境 每种 CPCI 底板均提供了 5V 或者 3.3V 信号环境。PCI 允许插卡内部的连接采用两种类型的缓冲区接口。连接器上的 VI/O 电源引脚用于向插卡的缓冲区供电这样就可以被设计工作于任意一种接口。CPCI 为了使这种双接口方案成为可能为两种系统提供了一种单独的底板连接器编码插件。CPCI 底板既可以是一种信号环境固定的底板如仅工作在 5V 也可以是一

18、种可配置的底板。无论何种情况只要配置为 5V 操作则必须使用5V 编码键亮蓝。而配置为 3.3V 操作时则在底板上必须安装3.3V 编码键镉黄。3.2.2 底板特征阻抗 6 CPCI 底板必须在表 6 给定的特征阻抗范围内进行布线。表 5 底板特征阻抗表 参数 最小 标准 最大 单位 说明 Z0-10 65 10 欧姆 未安装连接器或插板的 PCB 板但包括电镀通孔。3.2.3 八槽底板端接 PICMG 的系统仿真试验表明在使用允许的最强PCI 缓冲区可参考 PCI 规范 V-I 曲线同时使用轻度负载的八槽底板配置即只有系统槽和其相邻的外设插槽这时 PCI信号就会超出 10ns 最大传播延迟

19、33MHz 的总线速度。对于这种具体的系统配置来说所有汇接的 PCI 信号在底板上距离系统槽最远的终点必须加上一个肖特基二极管信号端接参考 Ti公司的 74S053 二极管阵列如图 3 所示。肖特基二极管可以直接在底板安装也可以在最后一个插槽中插入一个二极管端接适配器。如果使用了二极管则二极管与用于各 PCI 信号的网络间的距离必须尽可能短。图 3 PCI 信号端接 3.2.4 IDSEL 分配 PCI 的 IDSEL 信号用于提供到各个外设插槽的唯一的访问从而可以进行配置。地址线 AD31 到 AD25 中的一条连接到各个外设插板的 IDSEL 引脚连接器引脚 J1B9 后在配置周期中为每个

20、外设插板分别提供了一个唯一的地址。底板必须保证与各外设插槽连接器上的 IDSEL 的线路长度最短。表 7 表明了地址线到各个外设插板的 IDSEL 引脚的路由。SignalVI/O7 表 6 系统插板到逻辑插槽的信号分配 如果在系统插板上还有其他的PCI设备该设备IDSEL路由可以通过 AD11-AD24 范围内的地址线实现。3.2.5 REQ/GNT分配 PCI 总线仲裁器驻留在系统插板上并通过REQ6:0/GNT6:0 信号对与最多 7 个外设插槽的每一个相连接。任何底板上的系统插槽都必须支持 REQ/GNT 信号完全实现。否则必须声明与本规范不兼容。系统槽插板必须支持 7 对 REQ/G

21、NT 信号。表 7 列出了对外设接口板的REQ/GNT 引脚的请求/授权信号的分配。3.2.6 PCI 中断路由 底板从系统插槽中断引脚 INTA-INTD 到外设插槽中断引脚的分配必须如图 4 所示。底板上外设插槽间采用了循环的分配方式其目的在于为每个外设接口板前四个 CPCI 连接器各分配一个唯一的中断每个外设板只使用 INTA 引脚即假定一个单一 PCI 功能在 INTA 引脚上产生中断请求或多个 PCI功能共享 INTA 引脚。当循环模式跨过了四个逻辑插槽之后重复这样那些中断间隔了四个连接器的插槽如插槽 2 和插槽6 会中断共享。这种中断分配符合 PCI SIG 颁布的PCI-to-P

22、CI 桥规范这样可以在系统主板上 0 号 PCI 总线与CPCI 之间采用 PCI-to-PCI 桥接技术。信号 连接器引脚 信号 连接器引脚 系统插板逻辑插槽 1 外设插板 o 逻辑插槽 2 AD31 REQ0 GNT0 P1:E6 P1:A6 P1:E5 IDSEL1 REQ GNT P1:B9 P1:A6 P1:E5 系统插板逻辑插槽 1 外设插板 o 逻辑插槽 3 AD30 REQ1 GNT1 P1:A7 P2:C1 P1:D1 IDSEL1 REQ GNT P1:B9 P1:A6 P1:E5 系统插板逻辑插槽 1 外设插板 o 逻辑插槽 4 AD29 REQ2 GNT2 P1:B7

23、P2:E1 P2:D2 IDSEL1 REQ GNT P1:B9 P1:A6 P1:E5 系统插板逻辑插槽 1 外设插板 o 逻辑插槽 5 AD28 REQ3 GNT3 P1:C7 P2:E2 P2:C3 IDSEL1 REQ GNT P1:B9 P1:A6 P1:E5 系统插板逻辑插槽 1 外设插板o逻辑插槽6 AD27 REQ4 GNT4 P1:E7 P2:D3 P2:E3 IDSEL1 REQ GNT P1:B9 P1:A6 P1:E5 系统插板逻辑插槽 1 外设插板 o 逻辑插槽 7 AD26 REQ5 GNT5 P1:A8 P2:D15 P2:E15 IDSEL1 REQ GNT P

24、1:B9 P1:A6 P1:E5 系统插板逻辑插槽 1 外设插板 o 逻辑插槽 8 AD25 REQ6 GNT6 P1:D8 P2:D17 P2:E17 IDSEL1 REQ GNT P1:B9 P1:A6 P1:E5 注 每个插槽的 IDSEL 信号必须在需要的插槽处以最短的路线连接。8 尽管 PCI 软件设备驱动程序的设计上允许中断信号的共享但设备的共享中断会影响到中断延时所以在可能的条件下应尽量避免这一问题。图 4 底板中断路由图 3.2.7 CPCI 附加信号 CPCI 除了利用 PCI 局部总线规范定义的信号外还增加了一些信号这些信号有按键复位、电源状态、系统槽识别、地理寻址、系统管

25、理及传统 IDE 中断支持信号。3.2.7.1 按键复位PRST 按键复位信号PRST从底板提供可以用于对系统槽插板复位相应的系统槽插板可以产生 PCI RST信号复位系统的其他插板。PRST 是一个低电平有效的 TTL信号由开关或集电极开路的驱动器生成。系统槽插板接收PRST 并按照要求消除抖动。系统槽插板必须在 PRST 信号的末端提供一个上拉电阻阻值不低于 1k。3.2.7.2 电源状态 DEG、FAL 在采用了模块化电源已实现 DEG、FAL 可选的底板上电源子系统的状态通过底板上这两个低电平有效的 TTL 电源状态信号确定。无论系统槽插板是否使用这两个信号系统槽插板均必须在这两个信号

26、的末端提供一个连接 VI/O 的上拉电阻阻值不低于 1k。3.2.7.3 系统槽识别SYSEN 有些插板既可以作为系统槽插板也可以作为外设接口板当此种插板被安装入槽中时 SYSEN 用来使能或禁止该插板的系统槽功能如时钟生成以及总线仲裁等。本引脚在系统槽所在的底板段必须接地其他外设插槽中本引脚保持断开。插板设计者必须在 SYSEN 上提供到 VI/O 的上拉电阻阻值不低于 1k。3.2.7.4 系统枚举 ENUM 该信号主要用于热插拔系统中在本规范中对该信号不再使用。建议在插板、底板设计时该信号对应的引脚悬空。3.2.7.5 地理寻址GA4:0 对于底板来说如果在某个特定插槽上安装了 P2 那

27、么它必须支持 GA4.0 地理寻址信号以进行唯一的插槽识别。使用地理地址信号 GA4.0 的插卡必须由 10.0k10 的电阻上拉。INTAINTBINTCINTDB3C3E3A3B3C3E3A3B3C3E3A3B3C3E3A3B3C3E3 插槽 1 系统槽插槽 2IDSELAD31 插槽3IDSELAD30 插槽 4IDSELAD29 插槽 8IDSELAD25 系统插槽 INTA网络系统插槽 INTB网络系统插槽 INTC网络系统插槽 INTD 网络 A39 对于底板来说地板上物理插槽地址GA4.0 的编码方式必须是将各个连接器上的不同引脚组合接地或者不连。物理插槽地址由 4.2 节的物理

28、槽编号定义。表 8 说明了物理槽编号及其由 GA4.0 定义的物理插槽地址。其中物理插槽“”保留当具有地理地址的适配器安装到不支持地理寻址的底板插槽时地理寻址的缺省值为 31。表 7 物理插槽地址 物理插槽编号 GA4 J2-A22 GA3 J2-B22 GA2 J2-C22 GA1 J2-D22 GA0 J2-E22 0 接地 接地 接地 接地 接地 1 接地 接地 接地 接地 开路 2 接地 接地 接地 开路 接地 3 接地 接地 接地 开路 开路 4 接地 接地 开路 接地 接地 5 接地 接地 开路 接地 开路 6 接地 接地 开路 开路 接地 7 接地 接地 开路 开路 开路 8 接

29、地 开路 接地 接地 接地 9 接地 开路 接地 接地 开路 10 接地 开路 接地 开路 接地 11 接地 开路 接地 开路 开路 12 接地 开路 开路 接地 接地 13 接地 开路 开路 接地 开路 14 接地 开路 开路 开路 接地 15 接地 开路 开路 开路 开路 16 开路 接地 接地 接地 接地 17 开路 接地 接地 接地 开路 18 开路 接地 接地 开路 接地 19 开路 接地 接地 开路 开路 20 开路 接地 开路 接地 接地 21 开路 接地 开路 接地 开路 22 开路 接地 开路 开路 接地 23 开路 接地 开路 开路 开路 24 开路 开路 接地 接地 接地

30、 25 开路 开路 接地 接地 开路 26 开路 开路 接地 开路 接地 27 开路 开路 接地 开路 开路 28 开路 开路 开路 接地 接地 29 开路 开路 开路 接地 开路 30 开路 开路 开路 开路 接地 31 开路 开路 开路 开路 开路 3.2.7.6 系统管理总线 在本规范中对该信号 J1/P1 上三个引脚IPMB_SCL、IPMB_SDA、IPMB_PWRJ2/P2 上三个引脚SMB_SCL、SMB_SDA、SMB_PWR 不再使用。建议在插板、底板设计时该信号对应的引脚悬空。3.2.7.7 传统 IDE 中断支持 INTP、INTS 10 CPCI 规范中另外定义了两个非

31、 PCI 中断 INTP、INTS。这两中断的支持为可选项。为了解决 CPCI系统中断共享时出现的中断延时对实时性有特殊要求的外设插板可以使用 INTP、INTS 信号。系统、插板设计时必须保证这两信号不被共享。INTP、INTS 采用 TTL 电平使用ISA 方式产生中断请求即不是通过在中断请求线放置一个逻辑低电平产生请求而是产生低-高转换来产生中断请求。系统槽插板必须在这个信号的末端加上一个上拉电阻阻值符合 5.1.7 要求。底板设计者被要求将每个外设插槽 P1 连接器上的 INTP、INTS 引脚分别与系统槽 P1 连接器上的 INTP、INTS 引脚在总线上相连。3.2.8 电源分配

32、电源在 CPCI 系统中的分配通过底板进行。每个底板均必须提供校准的直流DC 电源电压如表 9 所示。注 1.最大纹波的精确测量极为困难。所以需要采取先进的测试技术。测量时带宽为 20MHz接地导线应该尽可能短。每个 CPCI 插槽均必须满足此规格。2.这个误差范围是用于传送到各个插槽的电源既包括电源误差范围也包括底板误差范围。3.对于与线路频率直接相关的纹波12V和-12V的最大纹波最高为10mVp-p5V和3.3V的则为 5mVp-p。4.插板与底板之间的分配底板 20mV、插板 30mV。5.插板与底板之间的分配底板 96mV、插板144mV。3.2.9 电源 VI/O 电流承载能力 底板在设计上必须通过各个CPCI插槽的VI/O引脚为各个插槽分别提供不小于4A 的电流插板可以设定从连接器 VI/O 引脚承受最大为 4A的电流 5V 或 3.3V。这一要求仅仅是允许插板除 5V 或 3.3V电源引脚之外从 VI/O 引脚取得电源。3.2.10 电源去耦 CPCI 插板可以使用表 9 种的任何一个电压如果系统电源提供。在底板上如果对 5V 和 3.3V 电源没有充分的去耦则会导致运行的间歇性中断。VI/O 电源引脚可被连接到 5V 或 3.3V电源引脚这取决于采用的底板.