组合逻辑电路习题解答38141.pdf

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1、（有些题答案错了）自我检测题 1 组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关，与以前的输入信号 无关 。2在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险。3 8 线3 线优先编码器 74LS148 的优先编码顺序是7I、6I、5I、0I，输出为2Y1Y0Y。输入输出均为低电平有效。当输入7I6I5I0I为时，输出2Y1Y0Y为 010 。4 3 线8 线译码器 74HC138 处于译码状态时，当输入A2A1A0=001 时，输出07YY=。5实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器。6 根据需要选择一路信号送

2、到公共数据线上的电路叫 数据选择器。7一位数值比较器，输入信号为两个要比较的一位二进制数，用A、B表示，输出信号为比较结果：Y(AB)、Y(AB)和Y(AB)，则Y(AB)的逻辑表达式为BA。8 能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。9多位加法器采用超前进位的目的是简化电路结构 。（，）10组合逻辑电路中的冒险是由于 引起的。A电路未达到最简 B电路有多个输出 C电路中的时延 D逻辑门类型不同 11 用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的 A在输出级加正取样脉冲 B在输入级加正取样脉冲 C在输出级加负取样脉冲 D在输入级加负取样

3、脉冲 12当二输入与非门输入为 变化时，输出可能有竞争冒险。A 0110 B 0010 C 1011 D 1101 13译码器 74HC138 的使能端321EEE取值为 时，处于允许译码状态。A011 B100 C101 D010 14数据分配器和 有着相同的基本电路结构形式。A加法器 B编码器 C数据选择器 D译码器 15在二进制译码器中，若输入有 4 位代码，则输出有 个信号。A2 B4 C8 D16 16比较两位二进制数A=A1A0和B=B1B0，当AB时输出F=1，则F表达式是 。A11BAF B0101BBAAF C001111BABABAF D0011BABAF 17集成 4 位

4、数值比较器 74LS85 级联输入IAB、IA=B、IAB分别接 001，当输入二个相等的 4 位数据时，输出FAB、FA=B、FAB分别为 。A010 B001 C100 D011 18 实现两个四位二进制数相乘的组合电路，应有 个输出函数。A 8 B9 C10 D11 19设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要 个异或门。A2 B3 C4 D5 20在图中，能实现函数CBBAF的电路为 。1110Y7Y&1234561098131211714+5VACBFABFC174LS138100&BACA0A1A2E1E2E3Y0Y1Y2Y3Y4Y5Y6Y7F（a）（b）（c）

5、图 A电路（a）B电路（b）C电路（c）D都不是 习 题 1分析图所示组合逻辑电路的功能，要求写出与-或逻辑表达式，列出其真值表，并说明电路的逻辑功能。1&111&ABCSCO 图 解：CO=AB+BC+AC ACBCABCBAABCCOCBAABCS）（）（ACBCABCBAABC）（ACBCABCACBCABBACBCABAABC ABABCACCABCBCBAABC CBACBACBAABC 真值表 A B C S CO A B C S CO 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 1 1

6、 1 1 1 电路功能：一位全加器，A、B为两个加数，C为来自低位的进位（似乎错了），S是相加的和，CO是进位。2已知逻辑电路如图所示，试分析其逻辑功能。ABC&FP1P2P3P4 图 解：（1）逻辑表达式 ABCP 1，ABCBBPP12，ABCAAPP13，ABCCCPP14 432PPPF ABCCABCAABCBABCCABCAABCB)(CBAABC)(CBACBA CABCBACBABCACBACBA（2）真值表 A B C F A B C F 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 0 1 0 1 1 1 1 1 1 0（3）功能

7、从真值表看出，ABC=000 或ABC=111 时，F=0，而A、B、C取值不完全相同时，F=1。故这种电路称为“不一致”电路。3试用与非门设计一组合逻辑电路，其输入为 3 位二进制数，当输入中有奇数个 1 时输出为 1，否则输出为 0。解：（1）真值表 A B C F A B C F 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 1 0 0 0 1 1 0 1 1 1 1（2）ABCCBACBACBAABCCBACBACBAF（无法用卡诺图化简）（3）逻辑图&C&F&ABBACABCABC 44 位无符号二进制数A（A3A2A1A0），请设计一个组合逻辑

8、电路实现：当 0A8 或 12A15 时，F输出 1，否则，F输出 0。解：（1）真值表：A3 A2 A1 A0 F A3 A2 A1 A0 F 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 1 1 1 0（2）表达式 （3）电路图 111111111110000001101110110100A3A2A1A0F00 1&111A3A1A2A

9、0F 02123AAAAAF（4）如果要求用与非门实现，则：01230123012302123AAAAAAAAAAAAAAAAAF 逻辑图：&A1A2A0FA3 5约翰和简妮夫妇有两个孩子乔和苏，全家外出吃饭一般要么去汉堡店，要么去炸鸡店。每次出去吃饭前，全家要表决以决定去哪家餐厅。表决的规则是如果约翰和简妮都同意，或多数同意吃炸鸡，则他们去炸鸡店，否则就去汉堡店。试设计一组合逻辑电路实现上述表决电路。解：（1）逻辑定义：A、B、C、D分别代表约翰、简妮、乔和苏。F=1表示去炸鸡店，F=0 表示去汉堡店。（2）真值表 A B C D F A B C D F 0 0 0 0 0 0 0 0 0

10、0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 1 1 1 1（3）用卡诺图化简 （4）逻辑图 AB00CD01111000011110F00000010111100101 BCA1FD F=AB+ACD+BCD 6 试设计一个全减器组合逻辑电路。全减器是可以计算三个数X、Y、BI的差，即D=X-Y-CI。当XY+BI时，借位输出BO置位。解：设被减数为X，减数为Y，从低位来的

11、借位为BI，则 1 位全减器的真值表如图(a)所示，其中D为全减差，BO为向高位发出的借位输出。（1）真值表 X Y BI D BO X Y BI D BO 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 010110100100011110XY BID011100100100011110XY BIBO 由卡诺图得 IBYXD YXBXYBBIIO 电路图&=1YXDBO=1BI&11 7设计组合逻辑电路，将 4 位无符号二进制数转换成格雷码。解：（1）列出 4 位二进制码4 位格雷

12、码的转换真值表，如表所示。输 入 输 出 输 入 输 出 B3 B2 B1 B0 G3 G2 G1 G0 B3 B2 B1 B0 G3 G2 G1 G0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 0 0 1 0 1 0 1 1 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 1 1 1 0 1 0 0 1

13、 0 1 1 1 0 1 0 0 1 1 1 1 1 0 0 0（2）根据真值表分别画出输出变量G3，G2，G1，G0的卡诺图，如图所示。化简后，得 33BG，232BBG，121BBG，010BBG 00001111000011110001101100011011B3B2B1B0G200111100110000110001101100011011B3B2B1B0G101010101010101010001101100011011B3B2B1B0G0 （3）由逻辑表达式得电路实现，如图所示。=1=1=1B3B2B0B0G3G2G0G0 8请用最少器件设计一个健身房照明灯的控制电路，该健身房有东

14、门、南门、西门，在各个门旁装有一个开关，每个开关都能独立控制灯的亮暗，控制电路具有以下功能：（1）某一门开关接通，灯即亮，开关断，灯暗；（2）当某一门开关接通，灯亮，接着接通另一门开关，则灯暗；（3）当三个门开关都接通时，灯亮。解：设东门开关为A，南门开关为B，西门开关为C。开关闭合为 1，开关断开为 0。灯为Z，等暗为 0，灯亮为 1。根据题意列真值表如下：A B C Z A B C Z 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 1 0 0 0 1 1 0 1 1 1 1（2）画出卡诺图如图所示。010110100100011110ABCZ=1=1A

15、ZBC（3）根据卡诺图，可得到该逻辑电路的函数表达式：CBAABCCBACBACBAZ（3）根据逻辑函数表达式，可画出逻辑电路图如图所示。9设计一个能被 2 或 3 整除的逻辑电路，其中被除数A、B、C、D是 8421BCD 编码。规定能整除时，输出L为高电平，否则，输出L为低电平。要求用最少的与非门实现。（设 0 能被任何数整除）解：（1）真值表 A B C D L A B C D L 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 0 1 0 0 0 1 1 1 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 0 1 0

16、1 1 0 1 0 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 （2）用卡诺图化简 10111001110001111000011110ABCDL&BD&CAL DCBADCBADCBAL（3）逻辑图 10如图所示为一工业用水容器示意图，图中虚线表示水位，A、B、C电极被水浸没时会有高电平信号输出，试用与非门构成的电路来实现下述控制作用：水面在A、B间，为正常状态，亮绿灯G；水面在B、C间或在A以上为异常状态，点亮黄灯Y；面在C以下为危险状态，点亮红灯R。要求写出设计过程。ABC 图 解：（1）真值表 A B C G Y R A B C G Y R 0 0 0 0 0

17、1 1 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 1 0 0 1 1 1 0 1 0（2）卡诺图化简 A0BC100011110Y010A0BC100011110G0010BABAG1ACBACBY A0BC100011110R1000BCAGCR YR（3）逻辑图 11试用卡诺图法判断逻辑函数式 Y（A，B，C，D）=m（0，1，4，5，12，13，14，15）是否存在逻辑险象，若有，则采用增加冗余项的方法消除，并用与非门构成相应的电路。解：卡诺图如图（a）所示。最简逻辑函数式为：ABCAY 此函数存在逻辑险象。只要如图所示增加冗余项CB即可，逻辑式变为

18、：CBABCACBABCAY 用与非门构成的相应电路如图(b)所示。&AL2C100011110ABCD00011110100110011110000Y&B11CB（a）（b）12 已知)14,2,1()13,12,11,10,9,8,7,3,0(),(dmDCBAY，求Y的无竞争冒险的最简与-或式。解：卡诺图如图所示：11000101110001111000011110ABCDY110 CBACDADBCAY 上式中CBA为冗余项，以消除竞争冒险。13某一组合电路如图所示，输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合。分析它的竞争冒险现象，如存在，则用最简单的电路改动来消除

19、之。ABCDF&1111 图 解：解法 1：从逻辑图得到以下表达式：ACDCBCBAF 根据表达式得到卡诺图：11001000101100110001111000011110ABCDF 但由于从卡诺图可见，包围圈有两处相切，因此存在竞争冒险现象。可以通过相切点位置增加一个乘积项，得DABDCAACDCBCBAF 进一步分析，当ACD=000 时，BBF，由于输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合，因此，当ACD=000 时，B必然为 0，不会产生竞争冒险。因此，DCA这一项不需要增加，只需要增加DAB。电路图为：ABCDF&1111 解法二：如果逻辑表达式在某种取值下，

20、出现AAF、BBF、CCF、DDF，就有可能出现竞争冒险。根据逻辑表达式ACDCBCBAF，AAF和DDF不会出现。当A=C=D=0，出现BBF，但由于输入变量（A，B，D）的取值不可能发生（0，1，0）的输入组合，因此，当ACD=000 时，B必然为 0，因此也不会产生竞争冒险。只有当A=B=1，D=0，出现CCF，存在竞争冒险问题，加冗余项DAB可消除竞争冒险。14电路如图所示，图中均为 2 线4 线译码器。（1）欲分别使译码器处于工作状态，对应的C、D应输入何种状态（填表）；（2）试分析当译码器工作时，请对应A、B的状态写出1310YY的状态（填表）；（3）说明图的逻辑功能。表 表 处

21、于 工作 状 态的 译 码器 C、D应输入的状态 A B 10Y 11Y 12Y 13Y C D 0 0 0 1 1 0 1 1 13Y12Y11Y10Y23Y22Y21Y20Y33Y32Y31Y30Y43Y42Y41Y40YY0Y1Y2Y3Y0Y1Y2Y3Y0Y1Y2Y3Y0Y1Y2Y3A0A1SA0A1SA0A1SA0A1SY0Y1Y2Y3A0A1SBACD 图 解：处 于 工作 状 态的 译 码器 C、D应输入的状态 A B 10Y 11Y 12Y 13Y C D 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 1 1 1

22、0 逻辑功能：由 74LS139 构成的 4 线16 线译码器 15图所示电路是由 3 线-8 线译码器 74HC138 及门电路构成的地址译码电路。试列出此译码电路每个输出对应的地址，要求输入地址A7A6A5A4A3A2A1A0用十六进制表示。&A1A2A0A0A1A2E1E2E3Y0Y1Y2Y3Y4Y5Y6Y7A31A4A5A6A7 图 解：由图可见，74HC138 的功能扩展输入端必须满足E11、032 EE才能正常译码，因此E1A31；542AAE，即A41，A51；0763AAE，即A60，A70。所以，该地址译码器的译码地址范围为A7A6A5A4A3A2A1A000111A2A1A

23、00011100000111111，用十六进制表示即为 38H3FH。输入、输出真值表如表 1 所示。表 1 地址译码器的真值表 地址输入 译码输出 A7A6A5A4A3A2A1A0 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y 38H 0 1 1 1 1 1 1 1 39H 1 0 1 1 1 1 1 1 3AH 1 1 0 1 1 1 1 1 3BH 1 1 1 0 1 1 1 1 3CH 1 1 1 1 0 1 1 1 3DH 1 1 1 1 1 0 1 1 3EH 1 1 1 1 1 1 0 1 3FH 1 1 1 1 1 1 1 0 16写出图所示电路的逻辑函数，并化简为最简与-或

24、表达式。74HC138100&BACA0A1A2E1E2E3Y0Y1Y2Y3Y4Y5Y6Y7L 图 解：由图（a）写出逻辑函数并化简，得 CCABCBACBACBAYYYYYYYYL64206420 17试用一片 3 线-8 线译码器 74HC138 和最少的门电路设计一个奇偶校验器，要求当输入变量ABCD中有偶数个1时输出为1，否则为0。（ABCD为 0000 时视作偶数个 1）。解：ABCDDCABDCBADCBADBCADCBACDBADCBAF ABCDDCBADCBACDBADCABDCBADBCADCBA DABCCBACBACBADCABCBABCACBA）（）（DCABCBAB

25、CACBADCABCBABCACBA）（）（DCABCBABCACBA）（DCABCBABCACBA）（连接图&ABC74LS138A0A1A2E1E2E3Y0Y1Y2Y3Y4Y5Y7Y6100D=1F 18用一个 8 线-3 线优先编码器 74HC148 和一个 3 线-8 线译码器74HC138 实现 3 位格雷码3 位二进制的转换。解：根据下表可得到连线图：G2 G1 G0 Y I B2 B1 B0 0 0 0 0m 7I 0 0 0 0 0 1 1m 6I 0 0 1 0 1 1 3m 5I 0 1 0 0 1 0 2m 4I 0 1 1 1 1 0 6m 3I 1 0 0 1 1 1

26、 7m 2I 1 0 1 1 0 1 5m 1I 1 1 0 1 0 0 4m 0I 1 1 1 74LS148I0I1I7Y2Y1Y0EIEOB1B0B2GS74LS138A0A1A2E1E2E3Y0Y1Y2Y3Y4Y5Y7Y6I2I3I4I5I6G1G2G0+5V 19根据图所示 4 选 1 数据选择器，写出输出Z的最简与-或表达式。解：CACABCABBABCABAZ 20 由 4 选 1 数据选择器和门电路构成的组合逻辑电路如图所示，试写出输出E的最简逻辑函数表达式。解：DCCADABCDCBACDBACDBAE&DC1ZBACBAC DCE74LS153（1/2）A0A1EYD0D1

27、D2D374LS153（1/2）A0A1EYD0D1D2D3 图 图 21由 4 选 1 数据选择器构成的组合逻辑电路如图所示，请画出在图所示输入信号作用下，L的输出波形。C1ENBAC74LS153（1/2）A0A1EYD0D1D2D3LABCL 图 解：4 选 1 数据选择器的逻辑表达式为：301201101001DAADAADAADAAY 将A1=A，A0=B，D0=1，D1=C，CD 2，D3=C代入得 ABCCBABCACBACBAABCCBABCABAY 根据表达式可画出波形图：CABL 22 已知用 8 选 1 数据选择器 74LS151 构成的逻辑电路如图所示，请写出输出L的逻

28、辑函数表达式，并将它化成最简与-或表达式。74LS151A0A1A2D0D1D2D3D4D5D6D7EYYABC01F 图 解：（1）写出逻辑函数表达式：CABCBABCACBACBAL（2）用卡诺图化简 011110010010110101LBCA BACL 23用一个 8 选 1 数据选择器 74LS151 和非门实现：)()()(FBCADACBBFCACBAEY 解：)(FBCADABCBFCACBAEY )(FmFmmDmDmmFmFmmmE2027376441)(7643210mFmmDmmmFmE 74LS151A0A1A2D0D1D2D3D4D5D6D7EYYYBACEFDF1

29、0 24 图所示是用二个 4 选 1 数据选择器组成的逻辑电路，试写出输出Z与输入M、N、P、Q之间的逻辑函数式。A0A1YQE4选1MUXD3D2D1D0P0A0A1YE4选1MUXD3D2D1D01MNZ1 图 解；PMQNQMNPQMNNMQZ）（）（MQPNQPMNPQMNPNMQ QPNPNQ 25用二个 4 选 1 数据选择器实现函数L，允许使用反相器。BCEDEFBAEDCBADECBAEDCBAEL 解：BCEDEFBAEDCBADECBAEDCBAEL BECADFDACDCADCAEBEBEB）（BECEBADFCDACDACDAEBEB）（电路图 C1D3D2D1D0A0

30、A1YA0A1YCADLEE4选1MUX4选1MUXD3D2D1D0BECFC 26一个组合逻辑电路有两个控制信号C1和C2，要求：（1）C2C1=00 时，BAF（2）C2C1=01 时，ABF （3）C2C1=10 时，BAF（4）C2C1=11 时，ABF 试设计符合上述要求的逻辑电路（器件不限）解：方法一：真值表卡诺图化简逻辑图 真值表 C2 C1 A B F C2 C1 A B F 0 0 0 0 0 1 0 0 0 1 0 0 0 1 1 1 0 0 1 0 0 0 1 0 1 1 0 1 0 0 0 0 1 1 0 1 0 1 1 0 0 1 0 0 1 1 1 0 0 0 0

31、1 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0 0 1 1 1 0 1 1 1 1 1 卡诺图化简 000011110C2C1AB00011110101110100101000F ABCCBACCBACBACACCF12122212 逻辑图 AB&1F&A2CC1B1CC2 方法二：利用数据选择器和少量门电路实现 FC1C2A74LS153（1/2）A0A1EYD0D1D2D3&1=1B 27试用 4 选 1 数据选择器 74LS153（1/2）和最少量的与非门实现逻辑函数 DCBDCCAF。解：DCBDCDDCADCBDCCAF)(0CDDCDCADCABDCBD

32、CDCADCA 令A1=C，A0=D，ABD 0，AD 1，D2=1，D3=0 连线图：D3D2D1D0A0A1YE74LS153()CD&BA10AF&28P（P2P1P0）和Q（Q2Q1Q0）为两个三位无符号二进制数，试用一个74LS138 和一个 74LS151 和尽可能少的门电路设计如下组合电路：当P=Q时输出F=1，否则F=0。解：74LS138A0A1A2E1E2E3Y0Y1Y2Y3Y4Y5Y7Y674LS151A0A1A2D0D1D2D3D4D5D6D7EYYF+5VP0P2P1Q1Q2Q0 29试用 8 选 1 数据选择器 74LS151 实现逻辑函数L=AB+AC。解：567

33、mmmABCCBAABCCABACABL 74LS151A0A1A2D0D1D2D3D4D5D6D7EYYABC01F 30用 8 选 1 数据选择器 74LS151 设计一个组合电路。该电路有 3个输入A、B、C和一个工作模式控制变量M，当M=0 时，电路实现“意见一致”功能（A，B，C状态一致时输出为 1，否则输出为 0），而M=1 时，电路实现“多数表决”功能，即输出与A，B，C中多数的状态一致。解：M A B C F M A B C F 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 0 1

34、 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 0 1 1 1 CMABCBMABCAMABCCBAMMABCCMABCBMABCAMABCMCBAMF 电路图 74LS151“0”“1”FABC1A2A0A1ED0D1D2D3D7D6D5D4YM 31 已知 8 选 1 数据选择器 74LS151 芯片的选择输入端A2的引脚折断，无法输入信号，但芯片内部功能完好。试问如何利用它来实现函数F(A,B,C)m(1,2,4,7)。要求写出实现过程，画出逻辑图。解：对于 LSTTL 集成芯片，某

35、个输入引脚折断后该脚悬空，相当于输入高电平 1。74LS151 的高位地址端 A2折断后，输出不再响应D0，D1，D2，D3输入，8 选 1 数据选择器只相当于一个 4 选 1，此时地址输入为A1A0，数据输入为D4，D5，D6，D7，输出Y等于 7016015014017012601250124012DAADAADAADAADAAADAAADAAADAAAY 与函数F相比较 ABCCBACBACBAmCBAF)7,4,2,1(),(不难看出，只要令AB为地址，则D4C，D5C，D6C，D7C。逻辑图如图所示。74LS151FABA2A0A1ED0D1D2D3D7D6D5D4YCC 图 题的电

36、路实现 32用三片四位数值比较器 74LS85 实现两个 12 位二进制数比较。解：74LS85（片0）A3A1A2A0B3B1B2B0I（AB）I（A=B）I（AB）Y(AB)Y(A=B)Y(AB)100w2 v2w0w1 v1 v074LS85（片1）A3A1A2A0B3B1B2B0I（AB）I（A=B）I（AB）Y(AB)Y(A=B）Y(AB)w6WVWVW=V v6w4w5 v5 v4w7 v7w3 v374LS85（片2）A3A1A2A0B3B1B2B0I（AB）I（A=B）I（AB）Y(AB)Y(A=B）Y(AB)w10 v10w8w9 v9 v8w11 v11 33 用一片 4

37、位数值比较器 74HC85 和适量的门电路实现两个 5 位数值的比较。解：高 4 位加到比较器数值输入端，最低位产生级联输入。W0 V0 I(AB)I(AB)I(A=B)0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 00VWI）（BA，00VWI）（BA，I（A=B）=W0V0 A0B0A2B2A1B1A3B3I（AB）I（A=B）I（AB）Y（AB）Y（A=B）Y（AB）&WVWVW=VW1W2W3W4V1V2V3V4W0V01=&1 34 用两个四位加法器 74283 和适量门电路设计三个 4 位二进制数相加电路。解：三个 4 位二进制数相加，其和应为 6

38、 位。基本电路如图所示。两个加法器产生的进位通过一定的逻辑生成和的高两位。CO1 CO2 S5 S4 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 214COCOS，215COCOS&=1CO1CO2S5S4CO1A3A1A2A0B3B1B2B0S3S1S2S0CI0COX0X1X2X3Y0Y1Y2Y3CO2A3A1A2A0B3B1B2B0S3S1S2S0CI0COS0S1S2S3Z0Z1Z2Z3 35A、B为 4 位无符号二进制数（B0），用一个 74LS283、非门和一个其它类型门电路实现：当A=（B-1）模 16 时，输出Y=1，否则为 0。解：（B-1）模 16 即为

39、B-1 A=B-1 时Y=1，否则Y=0，即B-1-A=B+A+1-1=B+A为 0 时，Y=1。A3A1A2A0B3B1B2B0S3S1S2S0CI0COA0A1A2A3B0B1B2B31Y1111 36A、B为四位二进制数，试用一片 74283 实现Y=4A+B。解：Y=4A+B=A3A2A1A000+B3B2B1B0 A3A1A2A0B3B1B2B0S3S1S2S0CI0COA0A1A2A3B0B1B2B3X500X4X3X2X1X0 37用一片 74283 和尽量少的门电路设计余 3 码到 2421 码的转换。解：余 3 码到 2421 码的转换的真值表为：A3 A2 A1 A0 B3

40、 B2 B1 B0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 1 0 0 1 1 0 0 0 1 1 0 1 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 1 0 0 1 1 1 1 从真值表中可以看到，当A3=0 时，B=A-3，当A3=1 时，B=A+3 A3A1A2A0B3B1B2B0S3S1S2S0CI0COA0A1A2A3B0B1B2B3A313A 38设计一个一位 8421BCD 码乘以 5 的电路，要求输出也为 8421BCD

41、码。要求：（1）用 4 线/16 线译码器及门电路实现；（2）只用四位全加器 74LS283 实现；（3）不用任何器件实现。解：根据题意列出真值表 A3 A2 A1 A0 B7 B6 B5 B4 B3 B2 B1 B0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1 1 0 1 0

42、1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 1 0 1（1）从真值表可写出逻辑表达式：B7=0，B3=0，B1=0，B6=m（8，9），B5=m（4，5，6，7），B4=m（2，3，6，7），B0=B2=m（1，3，5，7，9）。74HC15400&A1A2A0A0A1A2E1E2Y0Y1Y2Y3Y4Y5Y6Y7B2(B0)Y8Y9Y10Y11Y12Y13Y14Y15A3A3&B4&B5&B6B7B3B1000（2）用全加器实现 A3A2A1A00 1 0 10 0 A3A2A1A0A3A2A1A0+A1A0用74283实现 逻辑图与 36 题同。（

43、3）不用任何器件实现 B7=0，B6=A3，B5=A2，B4=A1，B3=0，B2=A0，B1=0，B0=A0 39 利用两片并行进位加法器和必要的门电路设计一个 8421BCD 码加法器。8421BCD 码的运算规则是：当两数之和小于等于 9（1001）时，所得结果即为输出；当所得结果大于 9 时，则应加上 6（0110）。解：连线图如图所示。加法器 1 完成两个加数得初始加法，加法器 2对加法器 1 输出进行修正。A3A1A2A0B3B1B2B0S3S1S2S0COCIA3A1A2A0B3B1B2B0A3A1A2A0B3B1B2B0S3S1S2S0COCI01S4加法器1加法器2S0S1S2S3&