Verilog复习题5724.pdf

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1、 1 Verilog 复习题 一、填空题 1.用 EDA 技术进行电子系统设计的目标是最终完成ASIC的设计与实现。2.可编程器件分为 CPLD 和 FPGA。3.随着 EDA 技术的不断完善与成熟，自顶向下的设计方法更多的被应用于 Verilog HDL 设计当中。4.目前国际上较大的 PLD 器件制造公司有 ALtera 和 Xilinx 公司。5.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。6.阻塞性赋值符号为 =，非阻塞性赋值符号为 =。7有限状态机分为 Moore 和 Mealy 两种类型。8、EDA 缩写的含义为电子设计自动化(Electronic Design

2、Automation)9状态机常用状态编码有二进制、格雷码和独热码。10Verilog HDL 中任务可以调用其他任务和函数。11系统函数和任务函数的首字符标志为$，预编译指令首字符标志为#。12可编程逻辑器件的优化过程主要是对速度和资源的处理过程。13、大型数字逻辑电路设计采用的 IP 核有软 IP、固 IP 和硬 IP。二、选择题 1、已知“a=1b1;b=3b001;”那么a,b（C ）(A)4b0011 (B)3b001 (C)4b1001 (D)3b101 2、在 verilog 中，下列语句哪个不是分支语句（D ）(A)if-else(B)case (C)casez (D)repe

3、at 3、Verilog HDL 语言进行电路设计方法有哪几种（8 分）自上而下的设计方法（Top-Down）自下而上的设计方法（Bottom-Up）综合设计的方法 4、在 verilog 语言中，a=4b1011，那么&a=（D ）2(A)4b1011 (B)4b1111 (C)1b1 (D)1b0 5、在 verilog 语言中整型数据与（C ）位寄存器数据在实际意义上是相同的。(A)8 (B)16 (C)32 (D)64 6、大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是_C_。AFPGA 全称为复杂可编程逻辑器件；BFPGA 是基于

4、乘积项结构的可编程逻辑器件；C基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。7.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_B_。流水线设计 资 源共享 逻辑优化 串行化 寄存器配平 关键 路径法 A B C D 8、下列标识符中，_A_是不合法的标识符。A9moon BState0 C Not_Ack_0 D signall 9、下列语句中，不属于并行语句的是：_D_ A.过程语句 Bassign 语句 C元件例化语句

5、 Dcase 语句 6、10、P,Q,R 都是 4bit 的输入矢量，下面哪一种表达形式是正确的 5)1)input P3:0,Q,R;2)input P,Q,R3:0;3)input P3:0,Q3:0,R3:0;4)input 3:0 P,3:0Q,0:3R;5)input 3:0 P,Q,R;11、请根据以下两条语句的执行，最后变量 A 中的值是_。reg 7:0 A;A=2hFF;8b0000_0011 8h03 8b1111_1111 8b 3 三、简答题 1、简要说明仿真时阻塞赋值与非阻塞赋值的区别 非阻塞（non-blocking)赋值方式(b=a)：b 的值被赋成新值 a 的操

6、作,并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking)赋值方式(b=a)：b 的值立刻被赋成新值 a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作。2、简述有限状态机 FSM 分为哪两类有何区别有限状态机的状态编码风格主要有哪三种 根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决

7、定。状态编码主要有三种：连续二进制编码、格雷码和独热码。3、简述基于数字系统设计流程包括哪些步骤 包括五个步骤：、设计输入：将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过程，包括功能仿真和时序仿真。、编程配置：将适配后生成的编程

8、文件装入到 PLD 器件的过程，根据不同器件实现编 4 程或配置。4、简述 Verilog HDL 编程语言中函数与任务运用有什么特点 函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。、函数必须包含至少一个端口，且在函数中只能定义 input 端口。任务可以包含 0 个或任何多个端口，且可以定义 input、output

9、和 inout 端口。、函数必须返回一个值，而任务不能返回值，只能通过 output 或 inout 端口来传递执行结果。5、简述 FPGA 与 CPLD 两种器件应用特点。CPLD 与 FPGA 都是通用可编程逻辑器件，均可在 EDA 仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面：FPGA 集成度和复杂度高于 CPLD，所以 FPGA 可实现复杂逻辑电路设计，而 CPLD 适合简单和低成本的逻辑电路设计。、FPGA 内主要由 LUT 和寄存器组成，倾向实现复杂时序逻辑电路设计，而 CPLD 内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。、FPGA 工艺多为 SRAM、flas

10、h 等工艺，掉电后内信息消失，所以该类型需外配存储器，而 CPLD 工艺多为 EEPROM 等工艺，掉电后信息不消失，所以不用外配存储器。、FPGA 相对 CPLD 成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。四、计算题 1.利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出 101 信号的电路图，其方块图、状态图和状态表如图表示。v1.0 可编辑可修改 5 Din=0Din=1S0=00SO,OS1,0S1=01S2,0S1,0S2=11S0,0S1,1下一状态NS和输出Qout目前状态CS module melay(clk,Din,reset,Qout);input

11、 clk,reset;input Din;output Qout;reg Qout;parameter1:0 S0=2b00,S1=2b01,S2=2b11;reg1:0 CS;reg1:0 NS;always(posedge clk or posedge reset)begin if(reset=1b01)CS=S0;else CS=NS;end always(CS or Din)begin case(CS)S0:beign if(Din=1b0)begin NS=S0;Qout=1b0;end else begin NS=S1;Qout=1b0;end end S1:begin if(Di

12、n=1b0)6 begin NS=S2;Qout=1b0;end else begin NS=S1;Qout=1b0;end end S2:beign if(Din=1b0)begin NS=S0;Qout=1b0;end else begin NS=S1;Qout=1b0;end end endcase end Endmodule 2.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。module cnt10(clk

13、,rst,en,loat,cout,dout,data);input clk;input en;input rst;input load;input 3:0 data;output 3:0 dout;output cout;reg 3:0 q1;reg cout;assign dout=q1;always(posedge clk or negedge rst)begin if(!rst)q1=0;else if(en)begin if(!loat)q1=data;else if(q19)q1=q1+1;else q1=4b0000;end end always(q1)if(q1=4h9)cou

14、t=1b1;else cout=1b0;endmodule 7 3.下面是通过 case 语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完整功能。Module mux4_to_1(out,i0,i1,i2,i3,s1,s0)output out;input i0,i1,i2,i3;input s1,s0;reg out always (s1 or s0 or i0 or i1 or i2 or i3)case(s1,s0)2b00:out=i0;2b01:out=i1;2b10:out=i2;2b11:out=i3;Default:$display(Invalid control

15、signals);endcase Endmodule 标注各语句功能，指出整个程序完成的电路功能。module dff_syn(q,qn,d,clk,set,reset);/定 义 模 块 为diff_syn,端 口 为q,qn,d,clk,set,reset input d,clk,set,reset;output reg q,qn;/定义端口 d,clk,set,reset 为输入端口,reg,q,qn 为输 /出端口 always(posedge clk)/对 clk 信号上升沿有效 begin if(reset)begin q=1b0;qn=1b1;end /同步清零,低电平有效 el

16、se if(set)begin q=1b1;qn=1b0;end /同步置位,低电平v1.0 可编辑可修改 8 有效 else begin q=d;qn=d;end /q 输出为 d,qn 输出为非d;end endmodule /模块结束 4.根据图 3 给定的两个 2 位全加器信号关系及实现的 4 位全加器功能部分程序，在下列部分程序中的横线上填入必要语句，实现 4 位全加器的完整功能。5.根据下列给定的仿真输入输出波形图 2，说明完成此功能的电路是什么功能电路并写出对应的 Verilog HDL 描述程序（图中 clk,clr 为输入，q,c 为输出）。4 进制加法计数器 2 位加法器

17、ai bi ci sum cout 2 位加法器 ai bi ci sum cout sum4(3.cout4 a(1.0)b(1.0)c c0 a(3.2)b(3.2)sum4(1.图 3/底层 4 位全加器程序 module add2(ai,bi,ci,sum,cout);input 1:0ai,bi;input ci;output 1:0sum;reg 1:0sum;output cout;reg cout;always(ai,bi,ci)cout,sum=ai+bi+ci;endmodule/顶层 8 位全加器程序 module fadd4(a,b,c,sum4,cout4);inpu

18、t 3:0a,b;input c;output 3:0 sum4output cout4;wire c0;add4 U1(a1:0,b1:0,c,c0,sum41:0);add4 U2(a3:0,b3:0,c0,count4,sum43:0);endmodule 9 module counter(clk,clr,q,c)input clk,clr;output ret1:0 q;output c;always(posedge clk or negedge clr)begin if(clr)q=2h0;else begin if(2h3=q)q=2h0;else q=q+2h1;end end

19、assign c=(2h3=q)Endmodule 6.采用结构描述方法设计一个二进制数字半加器，输入数据 ai 与 bi，并将和输出到 so，进位输出到 co，给出详细设计过程。输入 输出 ai bi so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 由输入输出逻辑表达式，采用与门 and 和异或门 xor 进行结构描述的程序如下：（6 分）aibicobiaibiaibiaiso,10 module hadd(ai,bi,so,co);input ai,bi;output so,co;xor(so,si,ci);and(co,ai,bi);Endmodule 7.

20、采用结构描述方法设计一个二进制数字比较器，比较输入数据 a 与 b 的大小，并分别输出到 x，y 和 z，给出详细设计过程。bazbayababx,not(not_a,a);not(not_b,b);and(ab,a,b);and(not_ab,not_a,not_b);or(x,ab,not_ab);and(y,not_a,b);and(z,a,not_b);8.采用结构描述方法设计一个 3 人竞选数字电路，输入数据2:0 x，要求 2 人以上为 1表示通过，且输出为 y 为 1，否则输出相反，给出详细设计过程。module three1(x,y);input 2:0 x;output y;y=a&b+a&c+b&c=ab+ac+bc;wire a,b,c;and(a,x0,x1);and(b,x1,x2);and(c,x1,x0);or(y,a,b,c);endmodule