数字逻辑EDA电子钟课程设计报告23022.pdf

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1、-多功能数字钟 设计说明：1系统顶层框图：各模块电路功能如下：1.秒计数器、分计数器、时计数器组成最根本的数字钟，其计数输出送 7 段译码电路由数码管显示。2.基准频率分频器可分频出标准的 1HZ 频率信号，用于秒计数的时钟信号；分频出 4HZ 频率信号，用于校时、校分的快速递增信号；分频出 64HZ 频率信号，用于对按动校时，校分按键的消除抖动。2.多功能数字钟构造框图：一、系统功能概述 已完成功能 1.完成时分秒的依次显示并正确计数，利用六位数码管显示；2.时分秒各段个位满 10 正确进位，秒分能做到满 60 向前进位，有系统时间清零功能；3.定时器：实现整点报时，通过扬声器发出上下报时声

2、音；4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分时钟进展调整；5.闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。有静音模式。待改良功能：1.系统没有万年历功能，正在思考设计方法。2.应添加秒表功能。-二、系统组成以及系统各局部的设计 1.时计数模块 时计数模块就是一个 2 位 10 进制计数器，记数到 23 清零。VHDL 的 RTL 描述如下：-t_h.vhd library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entityt_h is port(en,clk,

3、clr:in std_logic;dout:out std_logic_vector(7 downto 0);c:out std_logic);endt_h;architecture rtl oft_h is signal t:std_logic_vector(7 downto 0);begin process(en,clk,clr)variable t:std_logic_vector(7 downto 0);begin if en=1 then -异步使能 if clk event and clk=1 then t:=t+1;if t(3 downto 0)=*A then -个位等于 1

4、0 则十位加 1-t(7 downto 4):=t(7 downto 4)+1;t(3 downto 0):=*0;-个位清零 end if;if t*23 then -大于 23 清零 t:=*00;end if;end if;if clr=1 then -异步清零 t:=*00;end if;end if;dout=t;end process;end rtl;时计数器模块仿真波形如下 从仿真波形可知，当计数到 23 时，下一个时钟上升沿到来时就清零了，符合设计要求。时计数模块框图如下 2.分及秒计数模块 分及秒计数模块也是一个 2 位 10 进制计数器，记数到 59 清零。VHDL 的 R

5、TL 描述如下：library ieee;use ieee.std_logic_1164.all;-use ieee.std_logic_unsigned.all;entityt_s is port(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0);c:out std_logic);endt_s;architecture rtl oft_s is begin process(en,clk,clr)begin if en=1 then if clr=1 then -异步清零 dout=*00;elsif clk ev

6、ent and clk=1 then if dout(3 downto 0)9 then dout(3 downto 0)=dout(3 downto 0)+1;c=0;elsif dout(7 downto 4)5 then dout(3 downto 0)=*0;dout(7 downto 4)=dout(7 downto 4)+1;else dout=*00;c=1;-end if;end if;else dout10 then dout=1;t:=t-1;else dout=0;end if;end if;else dout=0;t:=0;end if;end process;end

7、rtl;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ring is port(clk:in std_logic;clk500:in std_logic;clk1k:in std_logic;beep:out std_logic);-end ring;architecture rtl of ring is begin process(clk)variable t:std_logic;variable n:integer range 0 to 15:=0;begin if clk e

8、vent and clk=1 then t:=not t;n:=n+1;end if;if t=1 and n11 then beep=clk500;elsif n=11 then beep=clk1k;else beepsys_en,clk=clk_h,clr=sys_rst,dout=reg_h);m:t_s port map(en=sys_en,clk=clk_m,clr=sys_rst,dout=reg_m,c=c_m);s:t_s port map(en=sys_en,clk=sys_clk1,clr=SCc,dout=reg_s,c=c_s);-sled:segmain port

9、map(clk=clk1,reset_n=SCc,seg_data=seg_data,seg_=seg_,datain=dout(15 downto 0);-ring0:ring port map(en=en_r,clk=clk_ring,clk500=sys_clk500,clk1k=sys_clk1k,beep=beep);haoin1:haoin port map(SA,sys_clk64,SAc);haoin2:haoin port map(SB,sys_clk64,SBc);haoin3:haoin port map(SC,sys_clk64,SCc);haoin4:haoin po

10、rt map(SD,sys_clk64,SDc);NL:naoling port map(beep=NL_ring,h=reg_h,m=reg_m,clk4hzh=sys_clk4_NL_h,clk-4hzm=sys_clk4_NL_m,sys_en=sys_en,sys_rst=sys_rst,h_o=NL_reg_h,m_o=NL_reg_m);beep=clk_ring and mh;-led=reg_s(3 downto 0);p_sys_clk:process(clk1)variable t1,t4,t64,t500,t1k:integer range 0 to 50000000;b

11、egin if clk1 event and clk1=1 then t1:=t1+1;t4:=t4+1;t64:=t64+1;t500:=t500+1;t1k:=t1k+1;if t1=clki/2 then t1:=0;sys_clk1=not sys_clk1;end if;if t4=clki/8 then t4:=0;sys_clk4=not sys_clk4;end if;if t64=clki/128 then t64:=0;-sys_clk64=not sys_clk64;end if;if t500=clki/1000 then t500:=0;sys_clk500=not

12、sys_clk500;end if;if t1k=clki/2000 then t1k:=0;sys_clk1k=not sys_clk1k;end if;end if;end process p_sys_clk;p_c:process(SAc,SBc,SCc,SDc)begin if SAc=1 and SDc=0 then clk_h=sys_clk4;else clk_h=c_m;end if;if SAc=1 and SDc=1 then sys_clk4_NL_h=sys_clk4;else sys_clk4_NL_h=0;-end if;if SBc=1 and SDc=0then

13、 clk_m=sys_clk4;else clk_m=c_s;end if;if SBc=1 and SDc=1then sys_clk4_NL_m=sys_clk4;else sys_clk4_NL_m=0;end if;if SDc=0 then dout(7 downto 0)=reg_s;dout(15 downto 8)=reg_m;dout(23 downto 16)=reg_h;else dout(7 downto 0)=ZZZZZZZZ;dout(15 downto 8)=NL_reg_m;dout(23 downto 16)1 then mh=1;end if;clk_ring=clk_ring_t;end process p_ring;end rtl;