EDA电子综合设计.pdf

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1、 苏州科技学院 EDA 电子综合设计 院 系：电子与信息工程 专 业：电子信息工程 班 级：学 号：姓 名：第一部分：设计说明 1、设计任务 设计一款数字电子时钟，具体要求如下：1：输入条件：50MHz 时钟，2 个输入按键；2：功能实现：具有显示时、分、秒功能；采用 LED 数码管显示；具有闹钟与对时功能，对时精确到分，闹钟设置与对时采用按键作为输入信号。3：采用 altera 公司的 quartusII 软件进行编程与仿真，设计语言可以选择VerilogHDL 或 VHDL。2、目的与意义 训练综合运用学过的数字电子技术、数字系统设计技术(HDL 硬件设计)和计算机编程及电路相关基本知识，

2、培养独立设计比较复杂数字系统设计能力。通过综合设计，力争掌握使用 EDA 工具设计数字系统电路的基本方法，包括原理方案的确定、详细设计中的编程与仿真等一系列过程，为以后进行工程实践问题的研究打下设计基础。时钟，自从它发明的那天起，就成为人类的朋友，但随着社会的进步，科技的的发展，人们对它的功能又提出了新的要求，怎样让时钟更好的为人民服务，怎样让我们的老朋 友焕发青春呢这就要求人们不断设计出新型时钟。现代社会，守时已不仅关系到一个人的职业生涯，还成了衡量一个人道德的标准。时钟为人们提供了科学利用时间规律的依据，然而，普通的机械钟表与半机械钟表对于忙碌的生活显然早已不太适应，设计一款高精度数字时钟

3、势在必行。本课题将通过对目前市场上的数字电子钟的研究，利用 EDA 技术设计一款高精度数字式电子钟，使人们可以得到精确时间显示,帮助人们合理安排时间，方便人们的生活。第二部分 原理方案设计 1、多功能数字钟的设计 设计一个多功能数字时钟，具有时分、秒计数显示、闹钟功能。能够利用按键实现对闹钟时间的设定并在当前显示时间到时后能够进行闹钟提示。能够利用按键实现“较时”、“较分”功能，随时对数码管的显示进行校正和校对。数字中系统主要由系统时钟，三个功能按键（mode，turn，change），FPGA，数码管和蜂鸣器部分组成。2、设计原理框图 图 分频模块 计时模块 闹钟模块 显示模块 控制模块 蜂

4、鸣器 数码管 Clk 第三部分 详细设计过程、关于模式信号 mode 选择各个功能显示的构思：考虑到使用 mode 按键产生 0、1 信号在正常时间显示、调节时间功能、调节闹钟功能和跑表功能这四个功能之间的转换。所以mode 信号的作用主要体现在控制模块(1)和显示模块中，虽然计时模块中也用到mode 信号，但是它只是 turn 信号将秒信号清零的辅助作用，保证只有在m=0（即普通时钟显示）下 turn 信号清零功能才起作用，在校时功能下只能是分、小时的切换和跑表下的暂停功能。a、在控制模块下的作用：在控制模块下，其实 mode 和 turn 信号的作用更像 2-4 译码器的功能，将chang

5、e数字上加信号按不同的mode和turn分成四个信号，分别是count1(时间显示下的分信号)、counta(时间显示下的小时信号)、count2(闹铃显示下的分信号)、countb(闹铃显示下的小时信号)。b、在显示模块下的作用：同在控制模块下的作用。只是将 turn 信号选出的小时和分钟在同一个 mode下一起送至数码管显示。、关于时间调整和闹铃时间调整中数字上加的原理：对于这个问题，我们要考虑两种情况，首先是时间调整的情况：因为在时间调整下，数字的上加不仅受到 change 信号的作用（即人工调时），还受本身在1Hz 信号下计时而随时发生的累加。而闹铃时间调整不存在这种情况，因为闹铃下的

6、时间数字发生上加只可能人工调节(change 信号作用下)的结果。a、时间调整下的上加：由于在控制模块（2）下又设置了快加的功能，所以有三部分信号对上加起作用，一是快加下的 numXclk,表示以原始时钟的速率上加，二是慢加下的change 具体到各模块、各位的 count1 或 counta，三是秒信号记到 9 向分信号的进位。b、闹铃时间调整下的上加：该部分原理同上，只是少了低位记到 9 向高位的进位。所以只有两部分组成，一是快加下的 numXclk,表示以原始时钟的速率上加，二是慢加下的 change具体到各模块、各位的 count2 或 countb。分频模块 模块功能 输入一个频率为

7、 50MHz 的 CLK，利用计数器分出 1KHz 的 q1KHz，500Hz 的q500Hz，2Hz 的 q2Hz 和 1Hz 的 q1Hz。模块设计思想 对系统的时钟 50MHZ 进行分频，设置不同长度的计数值，当系统时钟clk有变化时计数器开始计数，当计数到某个值时输出一个信号，计数值不同输出信号的周期也就不同，从而实现了对系统时钟进行不同的分频，产生不同频率的信号。模块设计流程图如下 计数分频2HZ500HZ1HZ50MHz 图分频流程 由于 FPGA 内部提供的时钟信号频率大约为 50MHz，在这需要将它转化成 1Hz 的标准时钟信号供数字钟的计时显示；在此我采用了级联分频法。代码如

8、下：时闹钟波形 图定时闹钟波形 如图所示为 01：02：00-01：02：59 的一分钟闹钟波形。.仿电台报时波形 图仿电台报时波形 如图所示，在任意小时 59 分的 51、53、55、57 秒内蜂鸣器为低频（512Hz）信号输出，在 59 秒内蜂鸣器为高频（1024Hz）信号输出，实现模仿电台报时功能。.整点报时波形 图整点报时波形 如图所示，在 06：00：00 后的 6 秒内，蜂鸣器前半秒无输入，后半秒有高频（1024Hz）输入，达到整点报时功能。在 N 小时整时刻，蜂鸣器会鸣响 N 次。如此仿真中为六点，响六下 分计数器仿真波形图：图分计数器仿真波形图 小时计数器仿真波形图：图小时计数

9、器仿真波形图 电路图 图总电路图 第五部分 总结 通过对数字钟的设计到成功是耗时最长的，但也是学到知识点最多，收获最多的。每一个模块与代码都必须仔细研读，参照前人的成功经验，再加上自己的学习心得，将头文件，24 进制，浏览扫描模块自己写出，并最终调试成功，非常开心！觉得学到有用的东西，很实用。当然离不开老师与同学的帮助与支持，历练了自己。对数字系统设计有了更深层次的了解，对数字电路也有了知识的补充与扩充！几个星期的紧张工作，最后完成了我的设计任务数字钟的设计与制作。通过本次课程设计的学习，我深深的体会到设计课的重要性和目的性所在。本次设计课不仅仅培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。它不仅仅是一个学习新知识新方法的好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自己的缺陷所在，从而查漏补缺。希望学校以后多安排一些类似的实践环节，让同学们学以致用。EDA 电子综合设计成绩 分类 评分项目 分值 评分 备注 平 时 出勤情况 10 对综合设计态度 10 进度表现 10 报 告 报告撰写的规范性 10 方案与详细设计过程的完整性 10 功能仿真的完整性 10 答 对基本知识与理论掌握程度 10 对问题回答的条理性 10 独立设计能力表现 10 辩 分析与解决问题能力 10 总计得分 100 总评成绩 :