EDA实验报告.pdf
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1、 实验一:QUARTUS II 软件使用及 组合电路设计仿真 实验目的:学习 QUARTUS II 软件的使用,掌握软件工程的建立,VHDL源文件的设计和波形仿真等根本内容。实验内容:1.四选一多路选择器的设计 根本功能及原理:选择器常用于信号的切换,四选一选择器常用于信号的切换,四选一选择器可以用于 4 路信号的切换。四选一选择器有四个输入端a,b,c,d,两个信号选择端 s(0)和 s(1)及一个信号输出端 y。当 s 输入不同的选择信号时,就可以使 a,b,c,d 中某一个相应的输入信号与输出 y 端接通。逻辑符号如下:程序设计:软件编译:在编辑器中输入并保存了以上四选一选择器的 VHD
2、L 源程序后就可以对它进行编译了,编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析:仿真结果如下列图所示 分析:由仿真图可以得到以下结论:当 s=0(00)时 y=a;当 s=1(01)时 y=b;当 s=2(10)时 y=c;当 s=3(11)时 y=d。符合我们最开始设想的功能设计,这说明源程序正确。2.七段译码器程序设计 根本功能及原理:七段译码器是用来显示数字的,7 段数码是纯组合电路,通常的小规模专用 IC,如 74 或 4000 系列的器件只能作十进制 BCD 码译码,然而数字系统中的数据处理和运算都是 2 进制的,所以输出表达都是16 进制的,
3、为了满足 16 进制数的译码显示,最方便的方法就是利用VHDL 译码程序在 FPGA 或 CPLD 中实现。本项实验很容易实现这一目的。输出信号的 7 位分别接到数码管的 7 个段,本实验中用的数码管为共阳极的,接有低电平的段发亮。数码管的图形如下 七段译码器的逻辑符号:程序设计:软件编译:在编辑器中输入并保存了以上七段译码器的 VHDL 源程序后就可以对它进行编译了,编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。仿真分析:仿真结果如下列图所示:分析:由仿真的结果可以得到以下结论:当 a=0(0000)时 led7=1000000 此时数码管显示 0;当 a=1(
4、0001)时 led7=1111001 此时数码管显示 1;当 a=2(0010)时 led7=0100100 此时数码管显示 2;当 a=3(0011)时 led7=0110000 此时数码管显示 3;当 a=4(0100)时 led7=0011001 此时数码管显示 4;当 a=5(0101)时 led7=0010010 此时数码管显示 5;当 a=6(0110)时 led7=0000010 此时数码管显示 6;当 a=7(0111)时 led7=1111000 此时数码管显示 7;当 a=8(1000)时 led7=0000000 此时数码管显示 8;当 a=9(1001)时 led7=
5、0010000 此时数码管显示 9;当 a=10(1010)时 led7=0001000 此时数码管显示 A;当 a=11(1011)时 led7=0000011 此时数码管显示 B;当 a=12(1100)时 led7=1000110 此时数码管显示 C;当 a=13(1101)时 led7=0100001 此时数码管显示 D;当 a=14(1110)时 led7=0000110 此时数码管显示 E;当 a=15(1111)时 led7=0001110 此时数码管显示 F;这完全符合我们最开始的功能设计,所以可以说明源 VHDL 程序是正确的。实验心得:通过这次实验,我根本掌握了 QUART
6、US II 软件的使用,也掌握了软件工程的建立,VHDL 源文件的设计和波形仿真等根本内容。在实验中,我发现 EDA 这门课十分有趣,从一个器件的功能设计到程序设计,再到编译成功,最后得到仿真的结果,这其中的每一步都需要认真分析,一遍又一遍的编译,修改。当然,中间出现过错误,但我依然不放弃,一点一点的修改,验证,最终终于出现了正确的仿真结果,虽然有一些毛刺,但是总的来说,不影响整体的结果。实验二:计数器设计与显示 实验目的:1熟悉利用 QUARTUS II 中的原理图输入法设计组合电路,掌握层次化的设计方法;2学习计数器设计,多层次设计方法和总线数据输入方式的 仿真,并进行电路板下载演示验证。
7、实验内容:1.完成计数器设计 根本功能及原理:本实验要设计一个含有异步清零和计数使能的 4 位二进制加减可控计数器,即有一个清零端和使能端,当清零端为 1 时异步清零,即所有输出值都为 0,当使能端为 0 时,计数器停止工作,当使能端为 1 时,正常工作,由时钟控制。另外,还应该有一个控制端,当控制端为 0 时,进行减法运算,当控制端为 1 时,进行加法运算。输出端有输出值和进位端,当进行加法运算时,输出值递增,当减法运算时,输出值递减,同时进位端进行相应的变化。4 位二进制加减计数器的逻辑符号:程序设计:软件编译:在编辑器中输入并保存了以上 4 位二进制加减计数器的 VHDL 源程序后就可以
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