ch04-6用VerilogHDL描述组合逻辑电路.pptx

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1、4.6 用用VerilogHDL描述组合逻辑电路描述组合逻辑电路4.6.1 组合逻辑电路的行为级建模组合逻辑电路的行为级建模4.6.2 分模块、分层次的电路设计分模块、分层次的电路设计4.6.1 组合逻辑电路的行为级建模组合逻辑电路的行为级建模组合逻辑电路的行为级描述一般使用组合逻辑电路的行为级描述一般使用assign结构和过程结构和过程赋值语句、条件语句（赋值语句、条件语句（if-else）、多路分支语句（）、多路分支语句（case-endcase）和）和for循环语句等。循环语句等。（3）if(condition_expr1)true_statement1;else if(conditio

2、n_expr2)true_statement2;else if(condition_expr3)true_statement3;else default_statement;1、条件语句（、条件语句（if语句）语句）条件语句就是根据判断条件是否成立，确定下一步的运算。条件语句就是根据判断条件是否成立，确定下一步的运算。（1）if(condition_expr)true_statement;（2）if(condition_expr)true_statement;else fale_ statement;Verilog语言中有语言中有3种形式的种形式的if语句：语句：if后面的条件表达式一般为逻辑

3、表达式或关系表达式。执行后面的条件表达式一般为逻辑表达式或关系表达式。执行if语句时，首先计算表达式的值，若结果为语句时，首先计算表达式的值，若结果为0、x或或z，按，按“假假”处理；若结果为处理；若结果为1，按，按“真真”处理，并执行相应的语句。处理，并执行相应的语句。例：使用例：使用if-else语句对语句对4选选1数据选择器的行为进行描述数据选择器的行为进行描述注意，过程赋值语句只能给寄存器型变量赋值，因此，输出注意，过程赋值语句只能给寄存器型变量赋值，因此，输出变量变量Y的数据类型定义为的数据类型定义为reg。module mux4to1_bh(input 3:0 D，input 1:

4、0 S，output reg Y）;/输入输出端口及变量数据类型 always(D,S)/电路功能描述 if(S=2b00)Y=D0;else if(S=2b01)Y=D1;else if(S=2b10)Y=D2;else Y=D3;endmodule 是一种多分支条件选择语句，一般形式如下是一种多分支条件选择语句，一般形式如下case(case_expr)item_expr1:statement1;item_expr2:statement2;default:default_statement;/default语句可以省略语句可以省略endcase注意：当分支项中的语句是多条语句，必须在最前面

5、写上注意：当分支项中的语句是多条语句，必须在最前面写上关键词关键词begin，在最后写上关键词，在最后写上关键词end，成为顺序语句块。，成为顺序语句块。另外，用关键词另外，用关键词casex和和casez表示含有无关项表示含有无关项x和高阻和高阻z的的情况。情况。2、多路分支语句（、多路分支语句（case语句）语句）例：对具有使能端例：对具有使能端En 的的4选选1数据选择数据选择器行为器行为进行进行Verilog描述。描述。当当En=0时，数据选择器工作，时，数据选择器工作，En=1时，禁止工作，输出为时，禁止工作，输出为0。module mux4to1_bh(input 3:0 D，1:

6、0 S,En,output reg Y)；always(D,S,En)/2001,2005 syntaxbegin if(En=1)Y=0;/En=1时，输出为0 else /En=0时，选择器工作 case(S)2d0:Y=D0;2d1:Y=D1;2d2:Y=D2;2d3:Y=D3;endcaseendendmodule module priority(input 3:0 W,output reg 1:0 Y);always(W)casex(W)4b1xxx:Y=3;4b01xx:Y=2;4b001x:Y=1;4b0001:Y=0;default:Y=2bx；/W无效时,Y为高阻 endca

7、seendendmodule 例：对基本的例：对基本的4线线-2线优先编码器的行为进行线优先编码器的行为进行Verilog描述。描述。一般形式如下一般形式如下for(initial_assignment;condition;step_assignment)statement；initial_assignment为循环变量的初始值。为循环变量的初始值。Condition为循环的条件，若为真，执行过程赋值语句为循环的条件，若为真，执行过程赋值语句statement，若不成立，循环结束，执行，若不成立，循环结束，执行for后面的语句。后面的语句。step_assignment为循环变量的步长，每次迭

8、代后，循环变量为循环变量的步长，每次迭代后，循环变量将增加或减少一个步长。将增加或减少一个步长。3、for循环语句循环语句module ecoder3to8_bh(input 2:0 A，input En,output reg 7:0Y);integer k;/声明一个整型变量声明一个整型变量k always(A,En)/begin Y=8b1111_1111;/设译码器输出的默认值设译码器输出的默认值 for(k=0;k=7;k=k+1)/下面的下面的if-else语句循环语句循环8次次 if(En=1)&(A=k)Yk=0;/当当En=1时，根据时，根据A进行译码进行译码 else Yk=

9、1;/处理使能无效或输入无效的情况处理使能无效或输入无效的情况 end endmodule 试用试用Verilog语言语言描述具有高电平使能的描述具有高电平使能的3线线-8线译码器线译码器.循环循环8次次module mux2x1_df(input A,B,SEL;output L);assign L=SEL?A:B;endmodule 例：用条件运算符描述了一个例：用条件运算符描述了一个2选选1的数据选择器。的数据选择器。在连续赋值语句中，如果在连续赋值语句中，如果SEL1，则输出，则输出LA；否则；否则LB。module mux2x1_df(input A,B,SEL,output reg

10、 Y);always (D1,D0,S)/用用always语句和条件运算符建模语句和条件运算符建模 L=S?D1:D0;endmodule module decoder_df(input A1,A0,E,output 3:0 Y）;assign Y0=(A1&A0&E);assign Y1=(A1&A0&E);assign Y2=(A1&A0&E);assign Y3=(A1&A0&E);endmodule 例：用数据流建模方法对例：用数据流建模方法对2线线-4线译码器的行为进行线译码器的行为进行描述。描述。4.6.2 分模块、分层次的电路设计分模块、分层次的电路设计 4位全加器的层次结构框图

11、位全加器的层次结构框图分层次的电路设计分层次的电路设计:在电路设计中，将两个或多个模块组在电路设计中，将两个或多个模块组合起来描述电路逻辑功能的设计方法。合起来描述电路逻辑功能的设计方法。设计方法：设计方法：自顶向下和自底向上两种常用的设计方法自顶向下和自底向上两种常用的设计方法module halfadder(input A,B,output S,C);xor(S,A,B);and(C,A,B);endmodule半加器的门级描述半加器的门级描述module fulladder(input A,B,CI,output S,CO);wire S1,D1,D2;/内部节点信号内部节点信号 hal

12、fadder HA1(.B(B),.S(S1),.C(D1),.A(A);halfadder HA2(.A(S1),.B(Ci),.S(Sum),.C(D2);or (Co,D2,D1);or g1(CO,D2,D1);endmoduleD1S1D2全加器的全加器的描述描述-名称关联名称关联调用调用半加器半加器,括号外括号外是是原名称原名称，括，括号里是号里是现在名现在名称称，位置时序位置时序可改变可改变。module _4bit_adder(S,C3,A,B,C_1);input 3:0 A,B;input C_1;output 3:0 S;output C3;wire C0,C1,C2;/

13、内部进位信号内部进位信号 fulladder FA0(S0,C0,A0,B0,C_1),FA1(S1,C1,A1,B1,C0),FA2(S2,C2,A2,B2,C1),FA3(S3,C3,A3,B3,C2);endmodule 4位全加器的描述位全加器的描述-位置关联位置关联调用调用1位位全全加器，注意端口排列加器，注意端口排列顺序顺序0 0/带参数的带参数的4位加法器子位加法器子模块模块module adder#(paratermeter n=4)(input n-1:0 A,B,input Ci,output n-1:0 S,output Co);assign Co,S=A+B+Ci;endmodule4位全加器的描述位全加器的描述/按按名称关联名称关联端口及参数端口及参数module adder_hier(input 7:0 A1,B1,input Cin1，output 7:0 Sum1,output Cout1);adder#(.n(8)U1(.A(A1),.B(B1),.Ci(Cin1),.S(Sum1),.Co(Cout1);8位全加器位全加器