第3章 VHDL设计初步.ppt

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1、EDA技术实用教程技术实用教程第第3 3章章 VHDL设计初步设计初步 3.1 组合电路的组合电路的VHDL描述描述 3.1.1 2选选1多路选择器及其多路选择器及其VHDL描述描述1 3.1 组合电路的组合电路的VHDL描述描述 3.1.1 2选选1多路选择器及其多路选择器及其VHDL描述描述1 3.1 组合电路的组合电路的VHDL描述描述 3.1.1 2选选1多路选择器及其多路选择器及其VHDL描述描述1 3.1 组合电路的组合电路的VHDL描述描述 3.1.1 2选选1多路选择器及其多路选择器及其VHDL描述描述1 1.实体表达实体表达3.1 组合电路的组合电路的VHDL描述描述 2.实

2、体名实体名 3.1 组合电路的组合电路的VHDL描述描述 3.端口语句和端口信号名端口语句和端口信号名4.端口模式端口模式(1)IN：输入端口。：输入端口。(2)OUT：输出端口。：输出端口。(3)INOUT：双向端口。：双向端口。(4)BUFFER：缓冲端口。：缓冲端口。3.1 组合电路的组合电路的VHDL描述描述 5.数据类型数据类型 6.结构体表达结构体表达 3.1 组合电路的组合电路的VHDL描述描述 7.赋值符号和数据比较符号赋值符号和数据比较符号 8.WHEN_ELSE条件信号赋值语句条件信号赋值语句 3.1 组合电路的组合电路的VHDL描述描述 9关键字关键字 10标识符标识符

3、11规范的程序书写格式规范的程序书写格式 12文件取名和存盘文件取名和存盘3.1 组合电路的组合电路的VHDL描述描述 3.1.2 2选选1多路选择多路选择器及其器及其VHDL描述描述2 3.1 组合电路的组合电路的VHDL描述描述 3.1.2 2选选1多路选择器及其多路选择器及其VHDL描述描述2 1.逻辑操作符逻辑操作符 3.1 组合电路的组合电路的VHDL描述描述 3.1.2 2选选1多路选择器及其多路选择器及其VHDL描述描述2 2.标准逻辑位数据类型标准逻辑位数据类型STD_LOGIC 3.1 组合电路的组合电路的VHDL描述描述 3.1.2 2选选1多路选择器及其多路选择器及其VH

4、DL描述描述2 3.设计库和标准程序包设计库和标准程序包 4.信号定义和数据对象信号定义和数据对象 3.1 组合电路的组合电路的VHDL描述描述 3.1.3 2选选1多路选择器及其多路选择器及其VHDL描述描述3 3.1 组合电路的组合电路的VHDL描述描述 3.1.3 2选选1多路选择器及其多路选择器及其VHDL描述描述3 3.1 组合电路的组合电路的VHDL描述描述 3.1.3 2选选1多路选择器及其多路选择器及其VHDL描述描述3 1.条件语句条件语句 2.进程语句和顺序语句进程语句和顺序语句 IF_THEN_ELSE_END IF；PROCESSEND PROCESS 3.1 组合电路

5、的组合电路的VHDL描述描述 3.1.4 半加器及其半加器及其VHDL的描述的描述 3.1 组合电路的组合电路的VHDL描述描述 3.1.4 半加器及其半加器及其VHDL的描述的描述 3.1 组合电路的组合电路的VHDL描述描述 3.1.4 半加器及其半加器及其VHDL的描述的描述 3.1 组合电路的组合电路的VHDL描述描述 3.1.4 半加器及其半加器及其VHDL的描述的描述 1.CASE语句语句 3.1 组合电路的组合电路的VHDL描述描述 3.1.4 半加器及其半加器及其VHDL的描述的描述 2.标准逻辑矢量数据类型标准逻辑矢量数据类型 3.1 组合电路的组合电路的VHDL描述描述 3

6、.1.4 半加器及其半加器及其VHDL的描述的描述 3.并置操作符并置操作符 3.1 组合电路的组合电路的VHDL描述描述 3.1.5 一位二进制全加器及其一位二进制全加器及其VHDL描述描述 3.并置操作符并置操作符 3.1 组合电路的组合电路的VHDL描述描述 3.1.5 一位二进制全加器及其一位二进制全加器及其VHDL描述描述 3.并置操作符并置操作符 3.1 组合电路的组合电路的VHDL描述描述 3.1.5 一位二进制全加器及其一位二进制全加器及其VHDL描述描述 3.并置操作符并置操作符 3.1 组合电路的组合电路的VHDL描述描述 3.1.6 VHDL例化语句例化语句 3.2 基本

7、时序电路的基本时序电路的VHDL描述描述 3.2.1 D触发器的触发器的VHDL描述描述 3.2 基本时序电路的基本时序电路的VHDL描述描述 3.2.1 D触发器的触发器的VHDL描述描述 1.上升沿检测表达式和信号属性函数上升沿检测表达式和信号属性函数EVENT 2.不完整条件语句与时序电路不完整条件语句与时序电路 3.2 基本时序电路的基本时序电路的VHDL描述描述 3.2 基本时序电路的基本时序电路的VHDL描述描述 3.2 基本时序电路的基本时序电路的VHDL描述描述 3.2.2 VHDL实现时序电路的不同表述实现时序电路的不同表述 3.2 基本时序电路的基本时序电路的VHDL描述描

8、述 3.2.2 VHDL实现时序电路的不同表述实现时序电路的不同表述 3.2 基本时序电路的基本时序电路的VHDL描述描述 3.2.2 VHDL实现时序电路的不同表述实现时序电路的不同表述 3.2 基本时序电路的基本时序电路的VHDL描述描述 3.2.2 VHDL实现时序电路的不同表述实现时序电路的不同表述 3.2 基本时序电路的基本时序电路的VHDL描述描述 3.2.3 异步时序电路设计异步时序电路设计 3.2 基本时序电路的基本时序电路的VHDL描述描述 3.2.3 异步时序电路设计异步时序电路设计 3.3 计数器的计数器的VHDL设计设计 3.3 计数器的计数器的VHDL设计设计 3.3

9、.1 4位二进制加法计数器设计位二进制加法计数器设计 3.3.2 整数类型整数类型 3.3 计数器的计数器的VHDL设计设计 3.3.3 计数器的其计数器的其他他VHDL表达方式表达方式 3.3 计数器的计数器的VHDL设计设计 3.3.3 计数器的其他计数器的其他VHDL表达方式表达方式 3.3 计数器的计数器的VHDL设计设计 3.3.3 计数器的其他计数器的其他VHDL表达方式表达方式 3.4 实用计数器的实用计数器的VHDL设计设计 3.3.3 计数器的其他计数器的其他VHDL表达方式表达方式 接下页接下页3.4 实用计数器的实用计数器的VHDL设计设计 接上页接上页3.4 实用计数器

10、的实用计数器的VHDL设计设计 3.3.3 计数器的其他计数器的其他VHDL表达方式表达方式 1.十进制计数器相关语法十进制计数器相关语法 3.4 实用计数器的实用计数器的VHDL设计设计 3.3.3 计数器的其他计数器的其他VHDL表达方式表达方式 2.程序分析程序分析3.4 实用计数器的实用计数器的VHDL设计设计 3.3.3 计数器的其他计数器的其他VHDL表达方式表达方式 2.程序分析程序分析3.4 实用计数器的实用计数器的VHDL设计设计 3.3.3 计数器的其他计数器的其他VHDL表达方式表达方式 3.时序模块中的同步控制信号和异步控制信号的构建时序模块中的同步控制信号和异步控制信

11、号的构建 4.另一种描述方式另一种描述方式 3.4 实用计数器的实用计数器的VHDL设计设计 3.3.3 计数器的其他计数器的其他VHDL表达方式表达方式 3.时序模块中的同步控制信号和异步控制信号的构建时序模块中的同步控制信号和异步控制信号的构建 4.另一种描述方式另一种描述方式 习习 题题3-1 画出与以下实体描述对应的原理图符号元件：画出与以下实体描述对应的原理图符号元件：习习 题题3-2 图图3-16所示的是所示的是4选选1多路选择器，试分别用多路选择器，试分别用IF_THEN语句、语句、WHEN_ELSE和和CASE语句的表达方式写出此电路的语句的表达方式写出此电路的VHDL程序，要

12、求程序，要求选择控制信号选择控制信号s1和和s0的数据类型为的数据类型为STD_LOGIC；当；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和和s1=1，s0=1时，分别执行时，分别执行y=a、y=b、y=c、y=d。习习 题题3-3图图3-17所示的是双所示的是双2选选1多路选择器构成的电路多路选择器构成的电路MUXK，对于其中，对于其中MUX21A，当，当s=0和和s=1时，分别有时，分别有y=a和和y=b。试在一个结构体。试在一个结构体中用两个进程来表达此电路，每个进程中用中用两个进程来表达此电路，每个进程中用CASE语句描述一个语句描述一个2选选1多多路选择器路选择器M

13、UX21A。习习 题题3-4 将将3-20程序的计数器改为程序的计数器改为12进制计数器，程序用例进制计数器，程序用例3-21的方式表的方式表述，并且将复位述，并且将复位RST改为同步清改为同步清0控制，加载信号控制，加载信号LOAD改为异步控制改为异步控制方式。讨论例方式。讨论例3-20与例与例3-21的异同点。的异同点。3-5 设计含有异步清零和计数使能的设计含有异步清零和计数使能的16位二进制加减可控计数器。位二进制加减可控计数器。3-6 图图3-18是一个含有上升沿触发的是一个含有上升沿触发的D触发器的时序电路，试写出此电触发器的时序电路，试写出此电路的路的VHDL设计文件。设计文件。

14、习习 题题3-7 给出给出1位全减器的位全减器的VHDL描述。要求：描述。要求：（1）首先设计）首先设计1位半减器，然后用例化语句将它们连接起来，图位半减器，然后用例化语句将它们连接起来，图3-19中中h_ suber是半减器，是半减器，diff是输出差，是输出差，s _out是借位输出，是借位输出，sub _in是是借位输入。借位输入。（2）根据图）根据图3-19设计设计1位全减器。以位全减器。以1位全减器为基本硬件，构成串行位全减器为基本硬件，构成串行借位的借位的8位减法器，要求用例化语句来完成此项设计（减法运算是位减法器，要求用例化语句来完成此项设计（减法运算是 x y sun _in=

15、diffr）。）。习习 题题3-8 给出一个给出一个4选选1多路选择器的多路选择器的VHDL描述。选通控制端有描述。选通控制端有4个输入：个输入：S0、S1、S2、S3。当且仅当。当且仅当S0=0时：时：Y=A；S1=0时：时：Y=B；S2=0时：时：Y=C；S3=0时：时：Y=D。3-9 分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比或小数分频率的分频电路的设计就不是很简单了。或小数分频率的分频电路的

16、设计就不是很简单了。试对例试对例3-20的设计稍作修改，将其进位输出的设计稍作修改，将其进位输出COUT与异步加载控制与异步加载控制LOAD连在一起，构成一个自动加载型连在一起，构成一个自动加载型16位二进制数计数器，也即一个位二进制数计数器，也即一个16位可位可控的分频器，给出其控的分频器，给出其VHDL表述，并说明工作原理。设输入频率表述，并说明工作原理。设输入频率fi=4MHz，输出频率，输出频率fo=516.51Hz（允许误差（允许误差0.1Hz），），16位加载数值位加载数值=？。？。3-10 用用VHDL设计一个功能类似设计一个功能类似74LS160的计数器。的计数器。3-11 给出含有异步清零和计数使能的给出含有异步清零和计数使能的16位二进制加减可控计数器的位二进制加减可控计数器的VHDL描述。描述。习习 题题3-12 分别给出以下分别给出以下2个个RTL图的图的VHDL描述，注意其中的描述，注意其中的D触发器和锁存触发器和锁存器的表述。器的表述。