基于verilog数字钟设计报告.docx

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1、 基于verilog数字钟设计报告 1、 课程设计目标 1. 熟识并把握verilog 硬件描述语言 2. 熟识quartus 软件开发环境 3. 学会设计大中规模的数字电路，并领悟其中的设计思想 二、课程设计实现的功能 （1） 设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）； （2） 可以调整小时，分钟。 （3） 能够进展24小时和12小时的显示切换。 （4） 可以设置任意时刻闹钟，并且有开关闹钟功能。 （5） 有整点报时功能，几点钟LED灯闪亮几下。 （6） 有复位按键，复位后时间从零开头计时，但闹钟设置时间不变。 3、 设计原理： 1、总原理框图： 译码显示模块 切换12

2、进制显示 复位 分钟校正 小时校正 分频模块 计数模块 是 输出整点报时信号 到达整点 输出闹钟信号 是否到闹钟时间 设置闹钟分钟 设置闹钟小时 模式选择模块 是 2、 各个子模块设计： （1）、分频模块 ： 分频模块的作用主要是要获得各种频率的时钟信号。输入信号为50MHZ的信号，要想获得1HZ的信号作为秒脉冲计时，则要对50MHZ信号分频。通过计数的方式，当计数从0开头到24 999999时，1HZ信号取反一次，计数又从0开头，如此循环，就可以得到1HZ脉冲信号。对于其他信号也是如此，只是计数值不一样，得到的分频信号不同。 局部代码如下： emailprotected(posedge _5

3、0MHZ or negedge nCR)begin if(nCR) begin Q1=32 d24999999) begin Q1=8 d720)begin /响应时间完毕，关闭闹钟允许响应信号 Q=13) HL12=HL24+4 d8; end else begin HH12=HH24-4 d1; HL12=HL24-4 d2; end end endmodule 整点报时模块： module boshi(HH,HL,MH,ML,SH,SL,_500ms,bao_signal); input3:0 HH,HL,MH,ML,SH,SL; input _500ms; output bao_sig

4、nal; reg bao_signal; reg 7:0Q1,Q2; reg bao; emailprotected(posedge _500ms)begin if(SH*10+SL)=8 d59) bao=1 b1;end else if(Q110*HH+HL) Q1=Q1+bao_signal; end else if(Q1=(10*HH+HL) bao=1 b0; else be 篇2：数字钟电路设计报告 电子技术课程设计指导书 课程设计 设计题目：数字钟电路设计 数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时精确，显示直观、无机械传动装置等优点，因而得到了广

5、泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。在掌握系统中也常用来做定时掌握的时钟源。 要实现的功能： （1）具用时、分、秒十进制数字显示的计时器功能； （2）具有手动校时、校分的功能； （3）通过开关能实现小时的十二进制和二十四进制转换； （4）具有整点报时功能。 主要集成芯片： 计时单元 74160 报时单元 74192 总体方案设计 数字钟由振荡器、分频器、计数器、译码显示、报时等电路组成。其中振荡器和分频器组成标准秒信号发生器，直接打算计时系统的精度。由不同进制的计数器、译码器和显示器组成计时系统。将标准秒信号送入采纳60进制的“秒计数器”，每

6、累计60sec就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采纳60进制计数器，每累计60min，发出一个“时脉冲”，该信号将被送到“时计数器”。“时计数器”采纳12或24进制计数器，可实现对一天12h或24h的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过6位7段译码显示器显示出来，可进展整点报时，计时消失误差时，可以用校时电路校时、校分。数字钟的原理框图如图2.1所示。 图2.1 数字钟原理框图 各个局部的电路设计 （1） 秒脉冲产生电路 秒脉冲产生电路在此例中的主要功能有两个：一是产生标准脉冲信号，二是可供应整点报时所需要的频率信号。可用1H

7、z的秒脉冲时钟信号源替代。 图2.2 1Hz的秒脉冲时钟信号源 （2） 秒、分、时计时器电路 秒计时器本质上为对1Hz的秒脉冲时钟信号源进展60进制计数的计数器，其由一个10进制计数器（个位）和一个6进制计数器（十位）串接组成。个位与十位计数器之间采纳同步级联复位方式，将个位计数器的进位输出端RCO接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位掌握。十位计数器选择QB和QC端做反应端，经与非门输出至掌握清零端CLR，形成6进制计数形式。十位计数器的反应清零信号经非门变为高电平，可作为60进制计数器的进位信号。如下列图中，U2中QA-QB送个位数码管显示，U1中QA-QB送十位

8、数码管显示，U2的CLR接1Hz信号源，U1的CLR经非门接高位计数器（分计数器）的时钟信号端。 分计时器与秒计时器根本全都。 时计数器则采纳置数复位的方法，CLR端接高电平，LOAD端接12和24进制的反应。由于有两种进制的置数，所以用两个开关同时掌握，J1开关掌握反应的转换，J3开关掌握置数的转换。12进制时要把个位直接从12点调到一点，所以U14的A接高电平置1。如下列图 校时校分电路分别用J5、J6两个开关通过给CLR端输入脉冲来调整转变时间。 整点报时局部使用了两片74192芯片，通过减法计数实现几点响几下。两片的输入端分别接时计数器的个位和十位输出，输出端接或非门来推断是否减到了0，输出端和一个脉冲信号接一个与门掌握蜂鸣器发声。LOAD置数端接分计时的进位端来掌握置数（到整点时有进位则开头响）。 整个电路如图 心得 这次课程设计虽然只是做了仿真的设计，但我对电路的设计安排，74160、74192芯片的使用有了深刻的体会，对于数字钟的概念和设计方法有了深刻的熟悉。以前只是做过像计数器之类简洁电路的设计，数字钟是多种学问的综合。通过综合设计我对于数字电路的理解又上升了一个高度。 5