(精品)第4章组合逻辑电路(改).ppt

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1、第第4章章 组合逻辑电路组合逻辑电路数字电路按照逻辑功能可以分为数字电路按照逻辑功能可以分为组合逻组合逻辑电路辑电路（Combinational Logic Circuit）和和时序逻辑电路时序逻辑电路（Sequential Logic Circuit）两大类。组合逻辑电路简称组）两大类。组合逻辑电路简称组合电路，时序逻辑电路简称时序电路。合电路，时序逻辑电路简称时序电路。在比较复杂的数字系统中，通常既包含在比较复杂的数字系统中，通常既包含组合逻辑电路又包含时序逻辑电路。本组合逻辑电路又包含时序逻辑电路。本章主要讨论组合逻辑电路。章主要讨论组合逻辑电路。第第4章章 组合逻辑电路组合逻辑电路组合

2、逻辑电路特点及表示方法组合逻辑电路特点及表示方法SSI组合电路的分析与设计组合电路的分析与设计 常用组合逻辑电路常用组合逻辑电路MSI组合电路的组合电路的分析与分析与设计设计LSI组合电路的组合电路的分析与分析与设计设计组合逻辑电路的竞争与冒险组合逻辑电路的竞争与冒险4.1 组合逻辑电路特点组合逻辑电路特点所谓的组合逻辑电路是指，所谓的组合逻辑电路是指，任意时刻的输任意时刻的输出现状态取决于该时刻输入信号的状态，出现状态取决于该时刻输入信号的状态，而与信号作用之前电路的状态无关。而与信号作用之前电路的状态无关。电路不包含有记忆性的元件，组合逻辑电电路不包含有记忆性的元件，组合逻辑电路在结构上也

3、不存在输出到输入的反馈通路在结构上也不存在输出到输入的反馈通路。路。组合电路通常是由各种门电路构成。组合电路通常是由各种门电路构成。F1=f1(x1,x2,xn)F2=f2(x1,x2,xn)Fm=fm(x1,x2,xn)组合电路组合电路x1x2xnF1F2Fm图图4-1组合逻辑电路框图组合逻辑电路框图输入输入逻辑逻辑变量变量输出输出逻辑逻辑函数函数4.2 小规模集成电路构成的组合电路的分小规模集成电路构成的组合电路的分析与设计析与设计分析分析：组合逻辑电路的分析就是根据：组合逻辑电路的分析就是根据给定的逻辑电路推导归纳出其逻辑功能。给定的逻辑电路推导归纳出其逻辑功能。设计设计：设计就是从给定

4、的逻辑要求出：设计就是从给定的逻辑要求出发，求出逻辑图。发，求出逻辑图。4.2.1 分析方法分析方法逻辑电路图逻辑电路图逻辑表达式逻辑表达式化简或变换化简或变换逻辑真值表逻辑真值表逻辑功能说明逻辑功能说明图图4-2 组合逻辑电路的分析过程图组合逻辑电路的分析过程图 分析步骤：分析步骤：(1)根据逻辑图从电路的输入到输出逐级根据逻辑图从电路的输入到输出逐级写出逻辑表达式，得到表示输出与输入写出逻辑表达式，得到表示输出与输入关系的逻辑表达式。关系的逻辑表达式。(2)利用公式化简法或卡诺图化简法将得利用公式化简法或卡诺图化简法将得到的表达式化简或变换。有时为了使电到的表达式化简或变换。有时为了使电路

5、的逻辑功能更加直观，还需要列出输路的逻辑功能更加直观，还需要列出输出与输入之间的逻辑真值表。出与输入之间的逻辑真值表。(3)根据函数表达式或逻辑真值表确定组根据函数表达式或逻辑真值表确定组合电路的逻辑功能。合电路的逻辑功能。【例例4-1】试分析图试分析图4-3所示电路的逻辑功所示电路的逻辑功能。能。解：解：(1)写表达式写表达式由图由图4-3所示电路写出逻辑表达式：所示电路写出逻辑表达式：F=(AB)(AC)(BC)=AB+AC+BC FCBA图图4-3 组合电路组合电路(2)列真值表列真值表根据表达式确定电根据表达式确定电路的逻辑功能并不路的逻辑功能并不容易，所以再列出容易，所以再列出真值表

6、。真值表。ABCF00000010010001111000101111011111(3)确定逻辑功能确定逻辑功能 由真值表中看出，当由真值表中看出，当3个输入变量中有两个输入变量中有两个或两个以上为个或两个以上为1时，输出为时，输出为1，否则为，否则为0。因此该电路为因此该电路为3人表决电路，即当多数同人表决电路，即当多数同意时，表决通过。意时，表决通过。4.2.2 设计方法设计方法逻辑命题逻辑命题列真值表列真值表写逻辑函数式写逻辑函数式逻辑函数化简或变换逻辑函数化简或变换画逻辑电路图画逻辑电路图图图4-4 组合逻辑电路的设计过程图组合逻辑电路的设计过程图设计步骤：设计步骤：(1)列真值表。由

7、文字描述的逻辑命题直接写列真值表。由文字描述的逻辑命题直接写出逻辑函数表达式相对困难，但列出真值表却出逻辑函数表达式相对困难，但列出真值表却比较方便。首先根据命题分析事件的因果关系，比较方便。首先根据命题分析事件的因果关系，确定输入变量和输出变量。一般把事件的起因确定输入变量和输出变量。一般把事件的起因定为输入变量，把事件的结果作为输出变量。定为输入变量，把事件的结果作为输出变量。然后对逻辑变量进行赋值。所谓逻辑赋值，就然后对逻辑变量进行赋值。所谓逻辑赋值，就是用二值逻辑的是用二值逻辑的0、1分别代表输入变量和输出分别代表输入变量和输出变量的两种不同状态。最后根据给定事件的因变量的两种不同状态

8、。最后根据给定事件的因果关系列出真值表。果关系列出真值表。(2)写逻辑函数式。由真值表很容易写出对应写逻辑函数式。由真值表很容易写出对应的逻辑函数表达式，这样，便将一个实际的逻的逻辑函数表达式，这样，便将一个实际的逻辑问题抽象成一个逻辑函数了。辑问题抽象成一个逻辑函数了。设计步骤设计步骤(3)逻辑函数化简或变换。逻辑函数化简逻辑函数化简或变换。逻辑函数化简或变换与选择的器件型号有关。当用小或变换与选择的器件型号有关。当用小规模集成门电路进行设计时，为了获得规模集成门电路进行设计时，为了获得简单的设计结果，需要将逻辑函数化简。简单的设计结果，需要将逻辑函数化简。当所用器件的种类有所限制时，则要将

9、当所用器件的种类有所限制时，则要将函数表达式变换成与器件种类相适应的函数表达式变换成与器件种类相适应的形式。形式。(4)画逻辑电路图。根据简化或变换的逻画逻辑电路图。根据简化或变换的逻辑函数表达式画出逻辑电路图。辑函数表达式画出逻辑电路图。【例例4-2】某大楼的自动电梯系统有某大楼的自动电梯系统有5部电部电梯，其中梯，其中3部是主电梯，部是主电梯，2部为备用电梯。部为备用电梯。当上下人员拥挤，主电梯全被使用时，当上下人员拥挤，主电梯全被使用时，才允许使用备用电梯。备用电梯的使用才允许使用备用电梯。备用电梯的使用采用两级控制。试用与非门设计一个监采用两级控制。试用与非门设计一个监控主电梯运行的逻

10、辑电路，当任何控主电梯运行的逻辑电路，当任何2部主部主电梯运行时，产生一个备用电梯准备运电梯运行时，产生一个备用电梯准备运行的控制信号；当行的控制信号；当3部主电梯都在运行时，部主电梯都在运行时，则产生另一控制信号，使备用电梯主电则产生另一控制信号，使备用电梯主电源接通，处于可运行状态。源接通，处于可运行状态。解：根据题意，输入变解：根据题意，输入变量量A、B、C表示表示3部主电部主电梯的运行状态，输出变梯的运行状态，输出变量量F1、F2分别表示备用分别表示备用电梯的准备运行信号和电梯的准备运行信号和备用电梯的主电源接通备用电梯的主电源接通信号。状态赋值如下：信号。状态赋值如下：对于输入来说，

11、对于输入来说，1代表主代表主电梯正在运行，电梯正在运行，0代表主代表主电梯没有运行；而输出电梯没有运行；而输出变量中变量中1表示控制信号有表示控制信号有效，效，0表示控制信号无效。表示控制信号无效。得到的输出变量与输入得到的输出变量与输入变量之间的真值表变量之间的真值表。A B C F1 F2 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 00 00 01 00 01 01 01 1图图4-5 例例4-2卡诺图卡诺图ABC00 01 11 100100100111F1ABC00 01 11 100100000010F2由真值表画出卡诺图如图由真值表画出卡诺

12、图如图4-5所示。所示。化简及变换得逻辑表达式：化简及变换得逻辑表达式：F1=AB+AC+BC=(AB)(AC)(BC)，F2=ABC=(ABC)根据根据F1、F2的表达式，用与非门实现的的表达式，用与非门实现的逻辑电路图如图所示。逻辑电路图如图所示。注意注意由由于于赋赋值值不不同同，可可得得到到不不同同的的真真值值表表，因因而而可可得得到到不不同同的的逻逻辑辑关关系系。因因此此应应根根据状态赋值去理解据状态赋值去理解0，1的具体含义。的具体含义。列列真真值值表表时时，不不会会出出现现或或不不允允许许出出现现的的输输入入信信号号状状态态组组合合和和输输入入变变量量取取值值组组合合可可以以不不列

13、列出出，如如果果列列出出，则则可可在在相相应应输输出出处处记记上上“”号号，以以示示区区别别，化化简简时可作约束项处理。时可作约束项处理。【例例4-3】试利用试利用VHDL语言设计一个判语言设计一个判定电路。定电路。3名裁判中名裁判中1人为主裁判，人为主裁判，2人为人为副裁判，在主裁判同意情况下，只要有副裁判，在主裁判同意情况下，只要有1名副裁判同意比赛成绩就有效。否则，名副裁判同意比赛成绩就有效。否则，比赛成绩无效。比赛成绩无效。解：根据命题的因果关系，设输入变量解：根据命题的因果关系，设输入变量A、B、C分别代表主裁判、第一副裁判、第分别代表主裁判、第一副裁判、第二副裁判的判决，输出函数二

14、副裁判的判决，输出函数F代表最后的代表最后的判决结果。裁判同意用判决结果。裁判同意用1表示，不同意用表示，不同意用0表示；成绩有效用表示；成绩有效用1表示，成绩无效用表示，成绩无效用0表示。表示。library ieee;use ieee.std_logic_1164.all;entity ABCtoY is port(A,B,C：in std_logic；Y：out std_logic);end ABCtoY;architecture ctrl of ABCtoY is signal sel:std_logic_vector(2 downto 0);begin sel=A&B&C;Y=1 w

15、hen sel=101 else 1 when sel=110 else 1 when sel=111 else 0;end ctrl;4.3 编码器编码器编码编码是指用文字、符号和数码等来表示某种信息的是指用文字、符号和数码等来表示某种信息的过程，在数字系统中，通常是将信息编成若干位二过程，在数字系统中，通常是将信息编成若干位二进制代码。实现编码的数字电路称为进制代码。实现编码的数字电路称为编码器编码器（Encoder）。）。编码器是组合逻辑电路中的一种类型，虽然可以由编码器是组合逻辑电路中的一种类型，虽然可以由逻辑门构成，但已有中规模集成电路芯片。逻辑门构成，但已有中规模集成电路芯片。编码

16、器的逻辑功能是把输入的每一个高、低电平信编码器的逻辑功能是把输入的每一个高、低电平信号编成一组对应的代码。针对二进制编码的组合电号编成一组对应的代码。针对二进制编码的组合电路称为路称为二进制编码器二进制编码器（Binary Encoder）。而对十）。而对十进制数进行编码时常用二进制数进行编码时常用二-十进制码，与之相应的十进制码，与之相应的编码器称为编码器称为二二-十进制编码器十进制编码器。4.3.1 二进制编码器二进制编码器二进制编码器是编码器中常见的一种，由于二进制编码器是编码器中常见的一种，由于n位二进位二进制代码有制代码有2n个取值组合，可以表示个取值组合，可以表示2n种信息，因此二

17、种信息，因此二进制编码器的输入信号个数进制编码器的输入信号个数N与输出二进制数位数与输出二进制数位数n的的关系满足关系满足 ，故通常编码器的输入端比输出端个，故通常编码器的输入端比输出端个数多。数多。编码器在编码过程中要求在任何时刻只能对一个输入编码器在编码过程中要求在任何时刻只能对一个输入信号进行编码，否则输出将发生混乱。编码器的输出信号进行编码，否则输出将发生混乱。编码器的输出代码可以是原码形式，也可以是反码形式，原码指的代码可以是原码形式，也可以是反码形式，原码指的是与十进制数数值对应的二进制码，而把原码各位值是与十进制数数值对应的二进制码，而把原码各位值取反得到的码称为反码。取反得到的

18、码称为反码。【例例4-4】试用小规模集成电路设计一个试用小规模集成电路设计一个输入为低电平有效、输出为反码的输入为低电平有效、输出为反码的3位二位二进制编码器。进制编码器。解：解：3位二进制编码器可以有位二进制编码器可以有8个输入信个输入信号。设号。设A0，A1，A7 分别为低分别为低电平有效的电平有效的8个输入信号；个输入信号；Y0，Y1和和Y2为为3位输出代码，其构成的编码表示为位输出代码，其构成的编码表示为Y2 Y1 Y0。根据题意列出真值表，如表。根据题意列出真值表，如表4-3所示。所示。表表4-3 例例4-4的真值表的真值表 A0A1A2A3A4A5A6A7Y2Y1Y00111111

19、111110111111110110111111011110111110011110111011111110110101111110100111111110000由真值表写出输出函数表达式为由真值表写出输出函数表达式为 Y0=(A0)+(A2)+(A4)+(A6)=(A0 A2 A4 A6)Y1=(A0)+(A1)+(A4)+(A5)=(A0 A1 A4 A5)Y2=(A0)+(A1)+(A2)+(A3)=(A0 A1 A2 A3)由与非门组成的由与非门组成的3位二进制编码器的逻辑电路图位二进制编码器的逻辑电路图如图所示。如图所示。Y2Y1Y0A1 A2 A3 A4 A5A6 A7A04.3.

20、2 二进制优先编码器二进制优先编码器优先编码器优先编码器（Priority Encoder）电路中，）电路中，允许在多个输入端同时输入有效编码信允许在多个输入端同时输入有效编码信号，但它会根据规定好的优先顺序，选号，但它会根据规定好的优先顺序，选择其中优先级别最高的有效输入信号进择其中优先级别最高的有效输入信号进行编码。这种编码器广泛应用于计算机行编码。这种编码器广泛应用于计算机系统中的中断请求和数字控制的排队逻系统中的中断请求和数字控制的排队逻辑电路中。辑电路中。A0A3，其中，其中A3具有最具有最高优先级别，而优先高优先级别，而优先级最低的是级最低的是A0；若存；若存在有效输入，则输出在有

21、效输入，则输出Y1、Y0为最高优先级为最高优先级有效输入的编码；若有效输入的编码；若没有有效输入，则使没有有效输入，则使能输出端能输出端Eo输出为低输出为低电平。电平。A0A1A2A3Y0Y1Eo优优先先编编码码器器4线线-2线优先编码器的逻辑框图线优先编码器的逻辑框图 Eo 0 0 0 0 1 1 0 1 0 0 1 0 0 0 0 0 01 1 11 0 10 1 10 0 1A0 A1 A2 A3Y1 Y0library ieee;use ieee.std_logic_1164.all;entity encoder is port(A：in std_logic_vector(3 down

22、to 0);Y：out std_logic_vector(1 downto 0);EO：out std_logic；end encoder;architecture encoderp of encoder isbeginprocess(A)beginif A(3)=1 then Y=11;EO=1elsif A(2)=1 then Y=10;EO=1;elsif A(1)=1 then Y=01;EO=1;elsif A(0)=1 then Y=00;EO=1;elsif A=0000 then Y=00;EO=0;end if;end process;end encoderp;中规模集成芯片

23、中规模集成芯片74HC148是具有是具有使能输入和使能使能输入和使能输出功能的输出功能的8线线-3线优先编码器。线优先编码器。其输入为低电平其输入为低电平有效，输出编码有效，输出编码为反码形式。为反码形式。74HC14864512379141513121110EIA7A6A5A4A3A2A1A0EoY0Y1Y2 Gs74HC148的真值表的真值表 输入输入输出输出EIA0A1A2A3A4A5A6A7Y2Y1Y0GSEO11111101111111111110000000100100101001101001001110110100111110001001111110101001111111100

24、100111111111101【例例4-5】某医院有某医院有4间病房，分别是一、间病房，分别是一、二、三、四号病室，每室设有一个呼叫二、三、四号病室，每室设有一个呼叫按钮，同时在护士值班室对应地装有一、按钮，同时在护士值班室对应地装有一、二、三、四号二、三、四号4个指示灯。假设这个指示灯。假设这4个病个病室有轻重缓急之分，一号病室最优先，室有轻重缓急之分，一号病室最优先，其次为二号病室，四号病室最后。试用其次为二号病室，四号病室最后。试用74HC148及必要的门电路设计满足上述及必要的门电路设计满足上述控制要求的逻辑电路，给出控制控制要求的逻辑电路，给出控制4个指示个指示灯状态的高、低电平信号

25、。灯状态的高、低电平信号。解：由命题可知，逻辑电路有解：由命题可知，逻辑电路有4个输入变量，个输入变量，4个输个输出函数。假设出函数。假设4个输入变量个输入变量I0、I1、I2和和I3分别对分别对应一、二、三、四号病室的呼叫按钮电平，且规定应一、二、三、四号病室的呼叫按钮电平，且规定0代表按钮被按下，代表按钮被按下，1表示没被按下；表示没被按下；4个输出函数个输出函数F0、F1、F2和和F3分别对应一、二、三、四号指示灯分别对应一、二、三、四号指示灯的信号，且规定灯亮用的信号，且规定灯亮用1表示，灯灭用表示，灯灭用0表示。将表示。将I0、I1、I2和和I3分别对应接到分别对应接到74HC148

26、的的A3A0端，端，74HC148的编码结果由的编码结果由Y2Y1Y0 端组合输出，由于端组合输出，由于Y2不变，列出不变，列出Y1Y0 编码输出与编码输出与F0、F1、F2和和F3的真值表如表的真值表如表4-6所示。设计出的逻辑电路如图所示。设计出的逻辑电路如图4-12所示。所示。A2A3Y0Y1Y2Eo74HC148A0A1A4A5A6A7EIGsVCCI3I2I1I0F0F1F2F34.3.3 二二-十进制优先编码器十进制优先编码器二二-十进制编码器是将代表十进制数的十进制编码器是将代表十进制数的10个输入信号分别变成对应的个输入信号分别变成对应的BCD代码输代码输出的电路。出的电路。1

27、4Y167910A9A8A62A411A4A2A3A11213A5A7A2A3Y0Y1Y274HC14745136A1A8A5A6A7Y3A9Y0Y2Y3二二-十进制优先编码器十进制优先编码器74HC147的真值表的真值表 输入输入输出输出A1A2A3A4A5A6A7A8A9Y3Y2Y1Y0111111111111100110010111011100001111001011111010011111101101111111100011111111101011111111111074HC147允许同时有多个输入端送入编允许同时有多个输入端送入编码信号，且只对优先级最高输入的进行码信号，且只对优先级

28、最高输入的进行编码，其中编码，其中A9优先级最高，之后依次降优先级最高，之后依次降低。编码输入信号为低电平有效，编码低。编码输入信号为低电平有效，编码输出为反码形式。当输出为反码形式。当A1 A9各输入均为各输入均为高电平的无效编码信号时，输出高电平的无效编码信号时，输出Y3 Y2 Y1 Y0 均为均为1，恰好是对，恰好是对A0的编码，故的编码，故74HC147中省去了中省去了A0输入线。输入线。4.4 译码器译码器译译码码为为编编码码的的逆逆过过程程，是是把把特特定定含含义义的的输输入入二二进进制制代代码码译译成成对对应应的的输输出出高高、低低有有效效电电平信号。平信号。实实现现译译码码功功

29、能能的的逻逻辑辑电电路路称称为为译译码码器器（Decoder）。译译码码器器是是多多输输入入、多多输输出出电电路，其输入、输出间存在一对一的映射关系。路，其输入、输出间存在一对一的映射关系。译译码码器器是是一一种种常常见见的的组组合合功功能能电电路路，而而且且已有许多不同型号的集成译码器。已有许多不同型号的集成译码器。4.4.1 二进制译码器二进制译码器二进制译码器二进制译码器（Binary Decoder）的输入）的输入是一组二进制代码，输出是一组高、低是一组二进制代码，输出是一组高、低电平信号。若译码器有电平信号。若译码器有n个输入端，则最个输入端，则最多有多有2n个输出端，这种译码器被称

30、为个输出端，这种译码器被称为n线线-2n线译码器。线译码器。实际应用时常常使用集成的译码器。实际应用时常常使用集成的译码器。74HC138是最常用的集成译码器之一是最常用的集成译码器之一。74HC138有有3个输入端个输入端A2、A1和和A0，8个输出端个输出端F0 F7，因此称为因此称为3线线-8线译码器。线译码器。S1、S2、S3是是74HC138的的3个个使能输入端。当使能输入使能输入端。当使能输入S1=1，S2=S3=0时，译码时，译码器处于工作状态，否则译码器处于工作状态，否则译码器被禁止。即无论输入器被禁止。即无论输入A2、A1、A0为何状态，译码器输为何状态，译码器输出均为高电平

31、，表示无译码出均为高电平，表示无译码输出。输出。S1S2 S3 A0A1A2F0 F1 F2 F3 F4 F5 F6 F7 74HC138645123679101112131415表表4-7 74HC138的真值表的真值表11111111111111110111111110111111110111111110111111110111111110111111110111111110 000001010011100101110111代码输入代码输入 0 11 01 01 01 01 01 01 01 0使能使能输入输入译码输出译码输出F0 F1 F2 F3 F4 F5 F6 F7A2 A1 A0S

32、1 S2+S3当使能输入当使能输入S1=1，S2=S3=0时，时，74HC138工作。该译码器输出的逻辑函数表达式为工作。该译码器输出的逻辑函数表达式为F0=(A2A1A0)，F1=(A2A1A0)，F2=(A2A1A0)，F3=(A2A1A0)F4=(A2A1A0)，F5=(A2A1A0)，F6=(A2A1A0)，F7=(A2A1A0)输出输出F0 F7分别对应者二进制码分别对应者二进制码A2A1A0的的所有最小项的非。所有最小项的非。library ieee;use ieee.std_logic_1164.all;entity decoder_3-8 isport(A2,A1,A0,S1,

33、S2,S3：in std_logic;F：out std_logic_vector(0 to 7);end decoder_3-8;architecture decoder_3-8p of 7 decoder_3-8 issignal A:std_logic_vector(2 downto 0);beginA F F F F F F F F F=11111111;end case;else F=11111111;end if;end process;end decoder_3-8p;例例:用用2片片3线线-8线译码器线译码器74HC138扩展成扩展成4线线-16线译码器。线译码器。图中图中(1

34、)号号74HC138的输出的输出对应于对应于4线线-16线译码器的线译码器的8个输出端个输出端07，(2)号片的号片的输出则对应于另输出则对应于另8个输出端个输出端815。74HC138有有3个代个代码输入端，码输入端，2片片74HC138的的A2、A1、A0相应地接到一相应地接到一起作为起作为4线线-16线译码器的线译码器的I2、I1、I0端。而端。而4线线-16线译码线译码器需要有器需要有4个代码输入端，个代码输入端，因此利用因此利用74HC138一个使一个使能控制端作为第能控制端作为第4个代码输个代码输入端。入端。0S1S2S3A0A1A2F0 F1 F2 F3F4F5F6F774HC1

35、38 （1）1I3S1S2S3A0A1A2F0F1F2F3F4F5F6F70I2I1I0S12345678910111213141574HC138 （2）对于对于4线线-16线译码器来说，其输入代码要分为线译码器来说，其输入代码要分为两种情况：当输入代码两种情况：当输入代码I3 I2 I1 I0为为00000111时，时，(1)号片译码，号片译码，(2)号片不译码；当号片不译码；当I3 I2 I1 I0为为10001111时，时，(2)号片译码，号片译码，(1)号片不译码。号片不译码。因此用因此用I3接接2片片74HC138的使能端，即的使能端，即I3接接(2)号片的号片的S1端及端及(1)号

36、片的号片的S2 端。端。假设假设4线线-16线译码器也设置有使能输入端线译码器也设置有使能输入端S，将将S分别接至分别接至(1)号片和号片和(2)号片的号片的S3端。当端。当S=0时译码，时译码，S=1时禁止译码。时禁止译码。【例例4-6】试用试用74HC138实现一个多输入、多输出的实现一个多输入、多输出的逻辑函数，其中逻辑函数，其中 Y0(A,B,C)=A B C Y1(A,B,C)=A(B C)+BC解：将逻辑函数表达式写成解：将逻辑函数表达式写成最小项形式最小项形式：Y0(A,B,C)=ABC+ABC+ABC+ABCY1(A,B,C)=ABC+ABC+ABC+ABC 设设74HC138

37、的输入端的输入端A2、A1、A0分别接变量分别接变量A、B、C，即，即A2=A，A1=B，A0=C，则其输出对应，则其输出对应A、B、C所所有最小项的非。有最小项的非。将上面最小项表达式改写成将上面最小项表达式改写成74HC138的的输出变量表示：输出变量表示：Y0(A,B,C)=A2 A1 A0+A2A1A0+A2A1A0+A2A1A0=(F1 F2 F4 F7)Y1(A,B,C)=A2 A1 A0+A2A1A0+A2A1A0+A2A1A0=(F2 F3 F4 F7)S1S2 S3 A0A1A2F0 F1F2F3F4F5F6F7 74HC1381CBAY0Y14.4.2 二二-十进制译码器十

38、进制译码器二二-十进制译码器又称做十进制译码器又称做4线线-10线译码器，线译码器，其输入为其输入为BCD码的码的10个代码，输出则是个代码，输出则是10个高、低电平信号。对于个高、低电平信号。对于BCD码以外码以外的输入，则译码器无译码输出。的输入，则译码器无译码输出。A0A1A2F0 F1F2F3F4F5F6F774HC4264512379101112131415A3F8F9 A0A1A2A3F0F1F2F3F4F5F6F7F8F9表表4-9 二二-十进制译码器十进制译码器74HC42的真值表的真值表 01111111111011111111110111111111101111111111

39、0111111111101111111111011111111110111111111011111111100000000100100011010001010110011110001001输入输入输出输出F0F1F2F3 F4F5F6F7F8F9 A3 A2 A1 A04.4.3 半导体数码管和七段字形译码器半导体数码管和七段字形译码器七段数码管七段数码管(简称简称LED)是由是由7个条形发光二极个条形发光二极管排列组合而成，它有管排列组合而成，它有7个发光段，分别对应个发光段，分别对应a,b,c,d,e,f,g。七段数码管有七段数码管有共阳极共阳极和和共阴极共阴极两种类型。共两种类型。共阴极

40、阴极LED使用时公共端阴极通常接地，使用时公共端阴极通常接地，a,b,c,d,e,f,g为高电平时点亮对应的发光段。为高电平时点亮对应的发光段。而共阳极而共阳极LED的阳极接在一起，公共端阳极的阳极接在一起，公共端阳极通常接通常接+5V电源，电源，a,b,c,d,e,f,g为低电平时点亮为低电平时点亮对应的发光段。对应的发光段。4.4.3 半导体数码管和七段字形译码器半导体数码管和七段字形译码器（a）共阳极形式）共阳极形式 （b）共阴极形式）共阴极形式 （c）共阴极结构）共阴极结构 （d）共阳极结构）共阳极结构 4.4.3 半导体数码管和七段字形译码器半导体数码管和七段字形译码器若要使用共阴极

41、数码管来显示某字形，若要使用共阴极数码管来显示某字形，则需要有则需要有输出高电平有效的译码器输出高电平有效的译码器去驱去驱动。而共阳极数码管则需要有动。而共阳极数码管则需要有输出低电输出低电平有效的译码器平有效的译码器去驱动。去驱动。13a7448645123791011121415bcdefgLT RBI BI/RBOA3A2A1A00 01 12 23 34 45 56 67 78 89 9熄灭熄灭灭灭0测试测试测试测试11111100110000110110111110010110011101101100111111110000111111111100110000000000000011

42、11111 1 1 0 0 0 0 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 1 1 1 1 0 1 0 0 1 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 1 0 1 0 0 0 0 0 0 0 1表表3-13 7448功能表功能表试灯输入试灯输入LT灭灯输入灭灯输入BI 灭零输出灭零输出RBO显示数显示数字符号字符号abcdefg输输 出出LT RBI A3 A2 A1 A0 BI/RBO输输 入入灭零输入灭零输入RBI7448使用时，还有如下使用时，还有如下附加功能附加功能：为了检查数码管各段是

43、否能正常发光，设置了为了检查数码管各段是否能正常发光，设置了试灯输入试灯输入LT。只要只要LT 0，BI =1，无论，无论A3，A2，A1，A0输入为何种状态，若驱动的数输入为何种状态，若驱动的数码管正常，则码管正常，则7段应全亮。灭灯输入段应全亮。灭灯输入BI 是为控是为控制数码管显示的灭灯所设置的，只要制数码管显示的灭灯所设置的，只要BI 0，共阴极数码管共阴极数码管7段全熄灭。灭零输入段全熄灭。灭零输入RBI 是专是专为多位数字显示时灭掉不需显示的为多位数字显示时灭掉不需显示的0而设定的，而设定的，该功能是在译码工作情况下，在该功能是在译码工作情况下，在RBI 0作用作用下，当下，当A3

44、、A2、A1、A00000时，共阴极数码时，共阴极数码管的管的0熄灭。灭零输出熄灭。灭零输出RBO和灭灯输入和灭灯输入BI 共共用一端，用一端，RBO和和RBI 配合使用，可以实现多配合使用，可以实现多位数码显示的灭零控制。位数码显示的灭零控制。7448驱动共阴驱动共阴LED的电路图的电路图 library ieee;use ieee.std_logic_1164.all;entity display_7448 is port(LT：in std_logic;BI：in std_logic;RBI：in std_logic;RBO：out std_logic;A：in std_logic_ve

45、ctor(3 downto 0);segout：out std_logic_vector(6 downto 0);end display_7448;architecture display_7448p of display_7448 isbeginprocessbeginif(LT=1 and BI=1 and RBI=1 and A=0000)then segout=1111110;elsif(LT=1 and BI=1 and A=0001)then segout=0110000;elsif(LT=1 and BI=1and A=0010)then segout=1101101;elsif

46、(LT=1and BI=1 and A=0011)then segout=1111001;elsif(LT=1 and BI=1 and A=0100)then segout=0110011;elsif(LT=1 and BI=1 and A=0101)then segout=1011011;elsif(LT=1 and BI=1 and A=0110)then segout=0011111;elsif(LT=1 and BI=1 and A=0111)then segout=1110000;elsif(LT=1 and BI=1 and A=1000)then segout=1111111;

47、elsif(LT=1 and BI=1and A=1001)then segout=1110011;elsif BI=0 then segout=0000000;elsif(LT=1 and RBI=0 and A=0000)then segout=0000000;RBO=0;elsif(LT=0 and BI=0)then segout=1111111;end if;end process;end display_7448p;4.5 数据分配器与数据选择器数据分配器与数据选择器4.5.1 数据分配器数据分配器在数字系统中，有时需要将一路数据分在数字系统中，有时需要将一路数据分时地传输到多路通

48、道中去。实现这种功时地传输到多路通道中去。实现这种功能的电路，叫做数据分配器能的电路，叫做数据分配器（Demultiplexer），简称），简称DEMUX。数据分配器在地址选择控制段作用下，数据分配器在地址选择控制段作用下，电路具有电路具有单输入、多输出单输入、多输出形式。形式。开关开关S受地址输入受地址输入A、B控制，将数据控制，将数据D分配分配到选定的通道中去。例如，到选定的通道中去。例如，AB=01时，将时，将D送送到到W1通道。通道。数据分配器的原理示意图数据分配器的原理示意图选择输入端选择输入端数据输出端数据输出端数据输入端数据输入端地址选择输入端地址选择输入端DSW3W2W1W0A

49、B图图4-21 数据分配器示意图数据分配器示意图四路数据分配器的输入数四路数据分配器的输入数据据D根据地址选择根据地址选择A、B控控制端的不同，被分配到相制端的不同，被分配到相应的输出通道上，其函数应的输出通道上，其函数表达式为表达式为W0=DAB，W1=DAB，W2=DAB，W3=DABlibrary ieee;use ieee.std_logic_1164.all;entity demux_4 is port(D：in std_logic;A：in std_logic;B：in std_logic;W：out std_logic_vector(3 downto 0);end demux_4

50、;architecture demux_4p of demux_4 isbegin process(A,B,D)beginif(A=0)and(B=0)thenW(0)=D;W(1)=0;W(2)=0;W(3)=0;elsif(A=0)and(B=1)thenW(0)=0;W(1)=D;W(2)=0;W(3)=0;elsif(A=1)and(B=0)thenW(0)=0;W(1)=0;W(2)=D;W(3)=0;elsif(A=1)and(B=1)thenW(0)=0;W(1)=0;W(2)=0;W(3)=D;end ifend process;end demux_4p;4.5.2 数据选择器