(精品)第四章组合逻辑电.ppt

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1、第四章第四章 组合逻辑电路组合逻辑电路 组合逻辑电路的分析与设计组合逻辑电路的分析与设计 组合逻辑电路的竞争冒险组合逻辑电路的竞争冒险 编码器编码器 译码器译码器 比较器比较器 数据分配器与选择器数据分配器与选择器 加法器和算术逻辑单元加法器和算术逻辑单元主要内容：主要内容：u掌握组合逻辑电路的分析和设计方法。掌握组合逻辑电路的分析和设计方法。u了解组合逻辑电路的竞争冒险现象及其消除方了解组合逻辑电路的竞争冒险现象及其消除方法。法。u学会使用常见的组合逻辑电路及其集成芯片学会使用常见的组合逻辑电路及其集成芯片本章要求：本章要求：4.0 引言引言 逻逻辑辑电电路路组合组合逻辑电路逻辑电路时序时序

2、逻辑电路逻辑电路功能：功能：输出只取决于输出只取决于 当前的输入。当前的输入。组成：组成：门电路，不存在门电路，不存在记忆元件。记忆元件。功能：功能：输出取决于当输出取决于当前的输入和原前的输入和原来的状态。来的状态。组成：组成：组合电路、记组合电路、记忆元件。忆元件。组合电路的研究内容：组合电路的研究内容：分析：分析：设计：设计：给定给定逻辑图逻辑图得到得到逻辑功能逻辑功能分析分析给定给定逻辑功能逻辑功能画出画出逻辑图逻辑图设计设计4.14.1 组合逻辑电路的分析组合逻辑电路的分析 (1)(1)(1)(1)由逻辑图写出输出端的逻辑表达式由逻辑图写出输出端的逻辑表达式由逻辑图写出输出端的逻辑表

3、达式由逻辑图写出输出端的逻辑表达式(2)(2)(2)(2)运用逻辑代数化简或变换运用逻辑代数化简或变换运用逻辑代数化简或变换运用逻辑代数化简或变换(3)(3)(3)(3)列逻辑状态表列逻辑状态表列逻辑状态表列逻辑状态表(4)(4)(4)(4)分析逻辑功能分析逻辑功能分析逻辑功能分析逻辑功能已知逻辑电路已知逻辑电路已知逻辑电路已知逻辑电路确定确定逻辑功能逻辑功能逻辑功能逻辑功能分析步骤：分析步骤：分析步骤：分析步骤：例例例例 1 1：分析下图的逻辑功能分析下图的逻辑功能分析下图的逻辑功能分析下图的逻辑功能(1)(1)写出逻辑表达式写出逻辑表达式写出逻辑表达式写出逻辑表达式Y=Y2Y3=A AB

4、B AB.A B.A B.A.A BBY1.AB&YY3Y2.(2)(2)应用逻辑代数化应用逻辑代数化应用逻辑代数化应用逻辑代数化简简简简Y=A AB B AB.=A AB+B AB.=AB+AB反演律反演律=A (A+B)+B(A+B).反演律反演律=A AB+B AB.(3)(3)列逻辑状态表列逻辑状态表列逻辑状态表列逻辑状态表ABY001100111001Y=AB+AB=A B逻辑式逻辑式逻辑式逻辑式(4)(4)分析逻辑功能分析逻辑功能分析逻辑功能分析逻辑功能 输入输入输入输入相同相同相同相同输出为输出为输出为输出为“0”0”，输入输入输入输入相异相异相异相异输出为输出为输出为输出为“1

5、”1”，称为称为称为称为“异或异或异或异或”逻辑逻辑逻辑逻辑关系。这种电路称关系。这种电路称关系。这种电路称关系。这种电路称“异或异或异或异或”门。门。门。门。=1=1A AB BY Y逻辑符号逻辑符号逻辑符号逻辑符号例例例例 2 2：分析下图的逻辑功能分析下图的逻辑功能分析下图的逻辑功能分析下图的逻辑功能Y&1.BA&C101AA写出逻辑式：写出逻辑式：写出逻辑式：写出逻辑式：=AC+BCY=AC BC 设：设：C=1封锁封锁打开打开选通选通A信号信号B BY&1.BA&C001设：设：C=0封锁封锁封锁封锁选通选通B信号信号打开打开打开打开B写出逻辑式：写出逻辑式：写出逻辑式：写出逻辑式：

6、=AC+BCY=AC BC特点特点:C=1时选通时选通A路信号；路信号；C=0时选通时选通B路信号。路信号。选通电路选通电路4.24.2 组合逻辑电路的设计组合逻辑电路的设计根据逻辑功能要求根据逻辑功能要求逻辑电路逻辑电路设计设计设计设计(1)由逻辑要求，列出逻辑状态表由逻辑要求，列出逻辑状态表(2)由逻辑状态表写出逻辑表达式由逻辑状态表写出逻辑表达式(3)简化和变换逻辑表达式简化和变换逻辑表达式(4)画出逻辑图画出逻辑图设计步骤如下：设计步骤如下：例例1 1：设计三人表决电路设计三人表决电路,多数人同意，通过；否则不多数人同意，通过；否则不通过。通过。真值表真值表输出为输出为F F，多数赞成

7、时是多数赞成时是“1 1”，否则是，否则是“0 0”。设设设设A A、B B、C C分别表示三人分别表示三人分别表示三人分别表示三人态度态度态度态度:同意为同意为“1”，不同意为不同意为“0”；(1)(1)根据逻辑要求列状态表根据逻辑要求列状态表根据逻辑要求列状态表根据逻辑要求列状态表 (2)(2)(2)(2)由状态表写出逻辑式由状态表写出逻辑式由状态表写出逻辑式由状态表写出逻辑式真值表真值表(3)(3)化简逻辑式可得：化简逻辑式可得：化简逻辑式可得：化简逻辑式可得：或由卡图诺可得相同结果或由卡图诺可得相同结果或由卡图诺可得相同结果或由卡图诺可得相同结果ABC00100111101111(4)

8、根据逻辑表达式画出逻辑图。根据逻辑表达式画出逻辑图。&1&AB BCF若用与或门实现若用与或门实现&ABCF若用与非门实现若用与非门实现例例2 2：设计设计8421BCD8421BCD码检验电路，要求当输入量码检验电路，要求当输入量DCBA2DCBA2，或，或77时，电路输出时，电路输出F F为高电平，试为高电平，试用最少的用最少的2 2输入与非门设计该电路。输入与非门设计该电路。解解解解：（：（：（：（1 1 1 1）根据逻辑要求列状态表根据逻辑要求列状态表根据逻辑要求列状态表根据逻辑要求列状态表 四个逻辑变量可表示四个逻辑变量可表示1616种状态，而种状态，而BCDBCD码只码只用了前用了

9、前1010个，故有个，故有1010101011111111六个状态冗六个状态冗余，视作无关项。余，视作无关项。000001100011200101300110401000501010601100701110810001910011101010111011121100131101141110151111D C B A F真值表真值表(2)(2)由状态表写出逻辑式由状态表写出逻辑式由状态表写出逻辑式由状态表写出逻辑式(3)(3)化简逻辑式可得：化简逻辑式可得：化简逻辑式可得：化简逻辑式可得：0100 0111 10001110BADC111F F11(4)根据逻辑表达式画出逻辑图。根据逻辑表达式画

10、出逻辑图。&ABCF4.34.3 组合逻辑电路的竞争冒险组合逻辑电路的竞争冒险竞争：竞争：冒险：冒险：由于门电路延迟时间（传输时间）的由于门电路延迟时间（传输时间）的存在，产生组合逻辑之外的干扰脉冲的存在，产生组合逻辑之外的干扰脉冲的现象称为竞争现象称为竞争冒险现象。冒险现象。4.3.14.3.1 产生竞争冒险的原因产生竞争冒险的原因 先先观观察察如如下下电电路路，说说明明输输出出Y与与A无无关关，恒恒等等于于0（低低电电平平），这这是是理理想想的的情情况况，而而实实际际Y的的波形不是这样。波形不是这样。原因：某逻辑门输入原因：某逻辑门输入端存在互补的变量端存在互补的变量 由于门电路的延迟时由

11、于门电路的延迟时间的存在间的存在Y的输出种产生的输出种产生了两个脉冲，这两个脉冲了两个脉冲，这两个脉冲不是逻辑设计所要求的。不是逻辑设计所要求的。4.3.24.3.2 竞争冒险的消除竞争冒险的消除发现并消去互补相乘项发现并消去互补相乘项如如当当B=C=0时时,如将该式变为如将该式变为,就可将就可将消去。消去。当当B=C=1B=C=1时，时，F=1F=1，消除了冒险消除了冒险加滤波电容，消除窄脉冲加滤波电容，消除窄脉冲增加乘积项，消除互补量增加乘积项，消除互补量4.4 编码器 把二进制码按一定规律编排，使每组代码具把二进制码按一定规律编排，使每组代码具把二进制码按一定规律编排，使每组代码具把二进

12、制码按一定规律编排，使每组代码具有一特定的含义，有一特定的含义，有一特定的含义，有一特定的含义，称为编码。称为编码。称为编码。称为编码。具有编码功能的逻辑电路称为编码器。具有编码功能的逻辑电路称为编码器。具有编码功能的逻辑电路称为编码器。具有编码功能的逻辑电路称为编码器。n 位二进制代码有位二进制代码有 2 2n 种组合，可以表示种组合，可以表示 2 2n 个信息。个信息。要表示要表示要表示要表示N N N N个信息所需的二进制代码应满足个信息所需的二进制代码应满足个信息所需的二进制代码应满足个信息所需的二进制代码应满足 2 2n N N一、一、普通编码器普通编码器例：设计一个键控例：设计一个

13、键控8421BCD8421BCD码编码器。码编码器。（2）由真值表写出各输出的逻辑表达式为：）由真值表写出各输出的逻辑表达式为：解：（解：（1 1）列出真值表：）列出真值表：重新整理得：重新整理得：（3 3）由表达式画）由表达式画出逻辑图：出逻辑图：（4 4）增加控制使能标志）增加控制使能标志GSGS ：当按下当按下S0S9任意一个键时，任意一个键时，GS=1，表示有表示有信号输入；信号输入；当当S0S9均没均没按下时，按下时，GS=0，表示没有信号表示没有信号输入。输入。当有当有当有当有两个或两个以上两个或两个以上两个或两个以上两个或两个以上的信号同时输入编码电的信号同时输入编码电的信号同时

14、输入编码电的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行路，电路只能对其中一个优先级别高的信号进行路，电路只能对其中一个优先级别高的信号进行路，电路只能对其中一个优先级别高的信号进行编码。编码。编码。编码。即允许几个信号同时有效，但电路只对其即允许几个信号同时有效，但电路只对其即允许几个信号同时有效，但电路只对其即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先中优先级别高的信号进行编码，而对其它优先中优先级别高的信号进行编码，而对其它优先中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。级别低的信号不予理睬。级别低的信号不予理睬。级别低的

15、信号不予理睬。二、二、优先编码器优先编码器优先级别的高低优先级别的高低优先级别的高低优先级别的高低由设计者根据输入信号的轻重由设计者根据输入信号的轻重由设计者根据输入信号的轻重由设计者根据输入信号的轻重缓急情况而定。如根据病情而设定优先权。缓急情况而定。如根据病情而设定优先权。缓急情况而定。如根据病情而设定优先权。缓急情况而定。如根据病情而设定优先权。集成优先编码器举例集成优先编码器举例7414874148（8 8线线-3-3线）线）注注意意：该该电电路路为为反反码码输输出出。EIEI为为使使能能输输入入端端(低低电电平平有有效效)，EOEO为为使使能能输输出出端端(高高电电平平有有效效)，G

16、SGS为为优优先先编编码码工工作作标志标志(低电平有效低电平有效)。三、三、编码器的编码器的应用应用1 1编码器的扩展编码器的扩展 用两片用两片7414874148优先编码器串行扩展实现的优先编码器串行扩展实现的1616线线44线线优先编码器优先编码器2 2组成组成8421BCD 8421BCD 编码器编码器4.54.5 译码器译码器译码：译码：译码：译码：编码的逆过程，将编码时赋予代码的特编码的逆过程，将编码时赋予代码的特编码的逆过程，将编码时赋予代码的特编码的逆过程，将编码时赋予代码的特定含义定含义定含义定含义“翻译翻译翻译翻译”出来。出来。出来。出来。译码器：译码器：译码器：译码器：实现

17、译码功能的电路。实现译码功能的电路。实现译码功能的电路。实现译码功能的电路。二进制代码二进制代码二进制代码二进制代码原来信息原来信息原来信息原来信息编码对象编码对象编码对象编码对象编码编码译码译码译码输入：译码输入：n n位位二进制二进制代码代码译码输出：译码输出：m m位输出信号位输出信号m=2m=2n n译码规则：对应输入的译码规则：对应输入的一组二进制代码一组二进制代码有且仅有一个有且仅有一个输出端为有效电平，其余输出端为相反电平输出端为有效电平，其余输出端为相反电平常用的译码器有常用的译码器有二进制译码器二进制译码器、二二-十进制译码器十进制译码器和和显示译码器显示译码器等。等。4.5

18、.1 二进制译码器二进制译码器三位二进制译码器的方框图三位二进制译码器的方框图三位二进制译码器的方框图三位二进制译码器的方框图输入：二进制代码（输入：二进制代码（N N位），位），输出：输出：2 2N N个信号，每个输出对应一个最小项。个信号，每个输出对应一个最小项。输入是三位二进输入是三位二进输入是三位二进输入是三位二进制代码、有八种组合，制代码、有八种组合，制代码、有八种组合，制代码、有八种组合，八个输出端分别对应八个输出端分别对应八个输出端分别对应八个输出端分别对应其中一种输入组合。其中一种输入组合。其中一种输入组合。其中一种输入组合。因此，又把三位二进因此，又把三位二进因此，又把三位二

19、进因此，又把三位二进制译码器称为制译码器称为制译码器称为制译码器称为3 3 3 3线线线线8 8 8 8线译码器。线译码器。线译码器。线译码器。译码输入端译码输入端译码输入端译码输入端 S S S S为控制端。为控制端。为控制端。为控制端。S=1 S=1 S=1 S=1 译码工作译码工作译码工作译码工作 S=0S=0S=0S=0 禁止译码，禁止译码，禁止译码，禁止译码，输出全输出全输出全输出全1 1 1 1 输出端输出端3 3线线8 8线线译码器译码器74LS13874LS138 可见，可见，可见，可见，Y Y Y Y0 0 0 0Y Y Y Y7 7 7 7是是是是A A A A2 2 2

20、2、A A A A1 1 1 1、A A A A0 0 0 0这三个变量的全这三个变量的全这三个变量的全这三个变量的全部最小项的译码输出。部最小项的译码输出。部最小项的译码输出。部最小项的译码输出。由逻辑图写出输出的逻辑式由逻辑图写出输出的逻辑式由逻辑图写出输出的逻辑式由逻辑图写出输出的逻辑式(S=1)(S=1)(S=1)(S=1)，得到：得到：得到：得到：表表表表4.4.1 74LS1384.4.1 74LS1384.4.1 74LS1384.4.1 74LS138的功能表的功能表的功能表的功能表译中为译中为译中为译中为“0 0 0 0”，输，输，输，输出为低电平出为低电平出为低电平出为低电

21、平高电平高电平高电平高电平有效有效有效有效低电平低电平低电平低电平有效有效有效有效禁止禁止禁止禁止译码译码译码译码译译译译码码码码工工工工作作作作二进制译码器二进制译码器74LS13874LS138逻辑符号逻辑符号 国标符号国标符号简化逻辑符号简化逻辑符号构成构成逻辑函数最小项发生器逻辑函数最小项发生器 如如果果将将一一逻逻辑辑函函数数的的输输入入变变量量加加到到译译码码器器的的译译码码输输入入端端，则则译译码码器器的的每每一一个个输输出出端端都都对对应应一一个个逻逻辑辑函数的最小项。函数的最小项。输入变量输入变量m0二进制译码器二进制译码器74LS13874LS138应用应用ABCm1m2m

22、3m4m5m6m7例例1用译码器用译码器74138实现组合逻辑电路实现组合逻辑电路F（X,Y,Z）=m(2,3,6,7)(2(2）将函数）将函数F F转换成最小项表达式转换成最小项表达式(3)(3)利用摩根定律变换利用摩根定律变换,并将并将XYZXYZ对应片子输入端对应片子输入端CBACBA(1)将三个控制端按允许译码条件进行处理将三个控制端按允许译码条件进行处理(4)(4)将将2 2，3 3，6 6，7 7的输出作为与非门输入，的输出作为与非门输入，便得到逻辑函数便得到逻辑函数F F译码器的扩展译码器的扩展用两片用两片7413874138扩展为扩展为4 4线线1616线译码器线译码器例例例例

23、2 2：试用两片试用两片试用两片试用两片3 3线线线线8 8线译码器线译码器线译码器线译码器74LS13874LS138组成组成组成组成4 4线线线线1616线译码器，将输入的线译码器，将输入的线译码器，将输入的线译码器，将输入的4 4位二进制代码位二进制代码位二进制代码位二进制代码D D3 3D D2 2D D1 1D D0 0译译译译成成成成1616个独立的低电平信号个独立的低电平信号个独立的低电平信号个独立的低电平信号Z Z0 0Z Z1515。Y0Y1Y2Y7S2Y374LS138(1)Z5Z0Z6Z1Z7Z3Z2Z4Y4Y5Y6S3S1A0A1A2Y0Y1Y2Y7S2Y374LS13

24、8(2)Z13Z8Z14Z9Z15Z11Z10Z12Y4Y5Y6S3S1A0A1A2D0D1D2D3+5vD D D D3 3 3 3=0=0=0=0时，片时，片时，片时，片(1)(1)(1)(1)工作，片工作，片工作，片工作，片(2)(2)(2)(2)禁止禁止禁止禁止 D D D D3 3 3 3=1=1=1=1时，片时，片时，片时，片(1)(1)(1)(1)禁止，片禁止，片禁止，片禁止，片(2)(2)(2)(2)工作工作工作工作译出译出译出译出00000000000000000111011101110111八个代码八个代码八个代码八个代码译出译出译出译出100010001000100011

25、11111111111111八个代码八个代码八个代码八个代码4.5.2 二二十进制译码器十进制译码器二二十进十进制译码器的逻制译码器的逻辑功能是将输辑功能是将输入的入的BCDBCD码译码译成十个输出信成十个输出信号。号。二十进制译码器二十进制译码器二十进制译码器二十进制译码器74LS4274LS42逻辑图逻辑图逻辑图逻辑图根据逻辑图得到：根据逻辑图得到：二二-十进制译码器十进制译码器74LS4274LS42的真值表的真值表译中译中译中译中为为为为0 0 0 0拒绝拒绝拒绝拒绝伪码伪码伪码伪码4.5.3 数字显示译码器 在数字电路中，常常需要在数字电路中，常常需要把运算结果用十把运算结果用十进制

26、进制 数显示出来，数显示出来，这就要用这就要用显示译码器显示译码器。二二 十十进进制制代代码码译译译译码码码码器器器器驱驱驱驱动动动动器器器器显显显显示示示示器器器器gfedcba由七段发光二极管构成由七段发光二极管构成例：例：共阴极接法共阴极接法abcdefg01100001101101低低电电平平时时发发光光高高电电平平时时发发光光共阳极接法共阳极接法abcgdef+dgfecbagfedcba共阴极接法共阴极接法abcdefg1.七段字符显示器：七段字符显示器：2 2七段显示译码器七段显示译码器74487448 七段显示译码器七段显示译码器74487448是一种与共阴极数是一种与共阴极数

27、字显示器配合使用的集成译码器。字显示器配合使用的集成译码器。74487448的逻辑功能：的逻辑功能：（1 1）正正常常译译码码显显示示。LTLT=1=1，BIBI/RBORBO=1=1时时，对对输输入入为为十十进进制制数数l l1515的的二进制码（二进制码（0001000111111111）进行译码，产生对应的七段显示码。）进行译码，产生对应的七段显示码。（2 2）灭灭零零。当当LTLT=1=1，而而输输入入为为0 0的的二二进进制制码码00000000时时，只只有有当当RBIRBI =1=1时时，才才产产生生0 0的的七七段段显显示示码码,如如果果此此时时输输入入RBI RBI=0=0 ，

28、则则译译码码器器的的a ag g输输出全出全0 0，使显示器全灭；所以，使显示器全灭；所以RBIRBI称为灭零输入端。称为灭零输入端。（3 3）试试灯灯。当当LTLT=0=0时时，无无论论输输入入怎怎样样，a ag g输输出出全全1 1，数数码码管管七七段段全全亮。由此可以检测显示器七个发光段的好坏。亮。由此可以检测显示器七个发光段的好坏。LTLT称为试灯输入端。称为试灯输入端。（4 4）特殊控制端）特殊控制端BIBI/RBORBO。BIBI/RBORBO可以作输入端，也可以作输出端。可以作输入端，也可以作输出端。作作输输入入使使用用时时，如如果果BIBI=0=0时时，不不管管其其他他输输入入

29、端端为为何何值值，a ag g均均输输出出0 0，显示器全灭。因此，显示器全灭。因此BIBI称为灭灯输入端。称为灭灯输入端。作作输输出出端端使使用用时时，受受控控于于RBIRBI。当当RBIRBI=0=0，输输入入为为0 0的的二二进进制制码码00000000时时，RBORBO=0=0，用用以以指指示示该该片片正正处处于于灭灭零零状状态态。所所以以，RBORBO 又又称称为灭零输出端。为灭零输出端。用7448驱动BS201的连接方法下图是一个用七段显示译码器下图是一个用七段显示译码器下图是一个用七段显示译码器下图是一个用七段显示译码器7448744874487448驱动共阴型驱动共阴型驱动共阴

30、型驱动共阴型LEDLEDLEDLED数码管的实用电路。数码管的实用电路。数码管的实用电路。数码管的实用电路。4.64.6 数据分配器与数据选择器数据分配器与数据选择器 在数字电路中，当需要进行远距离多路数字在数字电路中，当需要进行远距离多路数字在数字电路中，当需要进行远距离多路数字在数字电路中，当需要进行远距离多路数字传输时，为了减少传输线的数目，发送端常通过传输时，为了减少传输线的数目，发送端常通过传输时，为了减少传输线的数目，发送端常通过传输时，为了减少传输线的数目，发送端常通过一条公共传输线，用多路选择器分时发送数据到一条公共传输线，用多路选择器分时发送数据到一条公共传输线，用多路选择器

31、分时发送数据到一条公共传输线，用多路选择器分时发送数据到接收端，接收端利用多路分配器分时将数据分配接收端，接收端利用多路分配器分时将数据分配接收端，接收端利用多路分配器分时将数据分配接收端，接收端利用多路分配器分时将数据分配给各路接收端，其原理如图所示。给各路接收端，其原理如图所示。给各路接收端，其原理如图所示。给各路接收端，其原理如图所示。使能端使能端使能端使能端多路选择器多路选择器多路选择器多路选择器多路分配器多路分配器多路分配器多路分配器发发发发送送送送端端端端接接接接收收收收端端端端I IY YD D0 0D D1 1D D2 2D D3 3S SA A1 1A A0 0传输线传输线传

32、输线传输线A A0 0A A1 1D D0 0D D1 1D D2 2D D3 3S S数据选数据选数据选数据选择控制择控制择控制择控制数据分数据分数据分数据分配控制配控制配控制配控制4.6.1 数据分配器数据分配器将一个数据将一个数据分时分时分送到多个输出端输出。分送到多个输出端输出。数数数数据据据据输输输输入入入入控制信号控制信号控制信号控制信号使能端使能端使能端使能端D DY Y0 0Y Y1 1Y Y2 2Y Y3 3S SA A1 1A A0 0数据输出端数据输出端数据输出端数据输出端确定芯片是否工作确定芯片是否工作确定芯片是否工作确定芯片是否工作确定将信确定将信确定将信确定将信号送

33、到哪号送到哪号送到哪号送到哪个输出端个输出端个输出端个输出端数据分配器的功能表Y Y33Y Y22Y Y11Y Y0 0使能使能使能使能控控控控 制制制制输输输输出出出出S SA A0 0A A1 11 10 00 00 00 00 00 01 11 10 00 01 11 10 0D D0 00 00 0 0 00 0D D0 00 00 00 00 0D D0 00 00 00 00 0D D由由74LS13874LS138译码器构成的译码器构成的数据分配器数据分配器 0 00 00 01 10 00 00 01 10 01 11 10 00 00 01 11 10 01 10 01 11

34、 11 11 11 1思考：思考：为什么数据从为什么数据从E E2 2 输入？输入？由总线来的数字信号输送到不同的下级电路中去。由总线来的数字信号输送到不同的下级电路中去。4.6.2 数据选择器数据选择器从从多路多路数据中选择其中所需要的数据中选择其中所需要的一路一路数据输出。数据输出。例：例：四选一数据选择器四选一数据选择器输输入入数数据据输出数据输出数据使能端使能端D D0 0D D1 1D D2 2D D3 3W WS SA A1 1A A0 0控制信号控制信号究竟选择哪一路数据输出由究竟选择哪一路数据输出由A A1 1、A A0 0两位地址码决定。两位地址码决定。8 8选选1 1数据选

35、择器数据选择器74LS151 74LS151 Y=74LS15174LS151的引脚和功能表的引脚和功能表 74LS15174LS151功能表功能表功能表功能表选通选通选通选通选选选选 择择择择输出输出输出输出GA0A2Y100000D3D2D1D0A10D40D50D60D7000101 000011100110101111 数据选择器的应用数据选择器的应用 用用使使能能端端，可可将将两两片片8 8选选1 1数数据据选选择择器器扩扩展展1616选选1 1数据选择器。数据选择器。例例1:1:用用CT74LS151CT74LS151型型8 8选选1 1数据选择器实现逻数据选择器实现逻辑函数式辑函

36、数式 Y=AB+BC+CAY=AB+BC+CA解：将逻辑函数式用最小项表示解：将逻辑函数式用最小项表示实现逻辑函数实现逻辑函数 将输入变量将输入变量将输入变量将输入变量A A A A、B B B B、C C C C分分分分别对应地接到数据选择器的别对应地接到数据选择器的别对应地接到数据选择器的别对应地接到数据选择器的选择端选择端选择端选择端 A A A A2 2 2 2、A A A A1 1 1 1、A A A A0 0 0 0。由状由状由状由状态态表可知表可知表可知表可知,将数据将数据将数据将数据输输入端入端入端入端D D D D3 3 3 3、D D D D5 5 5 5、D D D D6

37、 6 6 6、D D D D7 7 7 7 接接接接“1 1 1 1”,其余其余其余其余输输入端入端入端入端接接接接“0 0 0 0”,即可即可即可即可实现输实现输出出出出Y Y Y Y,如如如如图图所示所示所示所示。选通选通选通选通选选选选 择择择择输出输出输出输出G GA A0 0A A2 2Y Y1 10 00 00 00 00 0D D3 3D D2 2D D1 1D D0 0A A1 10 0D D4 40 0D D5 50 0D D6 60 0D D7 70 00 00 01 10 01 1 0 00 00 00 01 11 11 10 00 01 11 10 01 10 01 1

38、1 11 11 1CT74LS151CT74LS151A AB BC CY YG GD D7 7D D6 6D D5 5D D4 4D D3 3D D2 2D D1 1D D0 0“1 1”74LS15174LS15174LS15174LS151功能表功能表功能表功能表Y=用数据选择器来实现逻辑函数时，应注意以下几点：用数据选择器来实现逻辑函数时，应注意以下几点：1 1当当逻逻辑辑函函数数的的变变量量个个数数与与数数据据选选择择器器选选择择输输入入端端个个数数相相等等时时，可可直直接接用用数数据据选选择择器器来来实实现现所所要要实现的逻辑函数。实现的逻辑函数。2 2当当逻逻辑辑函函数数的的变变

39、量量个个数数多多于于数数据据选选择择器器选选择择输输入入端端数数目目时时，应应分分离离出出多多余余变变量量，将将余余下下的的变变量量分分别有序地加到数据选择器的数据输入端。别有序地加到数据选择器的数据输入端。3 3一一个个数数据据选选择择器器只只能能用用来来实实现现一一个个多多输输入入变变量量的单输出逻辑函数。的单输出逻辑函数。逻辑函数变量数大于数据选择器输入变逻辑函数变量数大于数据选择器输入变量个数。量个数。例例 试用试用4 4选选1 1数据选择器实现逻辑函数：数据选择器实现逻辑函数：解：解：将将A A、B B 接到地址输入端，接到地址输入端，C C加到适当的数据输入端。加到适当的数据输入端

40、。令令A1=AD1=CA0=BD2=C 试试用用4 4选选1 1数数据据选选择择器器74LS15374LS153（1212）和和最最少量的与非门实现逻辑函数：少量的与非门实现逻辑函数：练习练习4.7 加法器与算术逻辑单元加法器与算术逻辑单元运算运算算术运算算术运算逻辑运算逻辑运算最基本的运算单元：加法器最基本的运算单元：加法器加法器加法器:实现二进制加法运算的电路，实现二进制加法运算的电路，又分为半加器、全加器和多位加法器又分为半加器、全加器和多位加法器进位进位进位进位如：如：如：如：0 0 0 0 0 0 0 0 1 11 1+1 10 01 10 01 10 01 10 0不考虑低位不考虑

41、低位来的进位来的进位半加器实现半加器实现要考虑低位要考虑低位要考虑低位要考虑低位来的进位来的进位来的进位来的进位全加器实现全加器实现4.7.14.7.1 半加器半加器 半加：实现两个一位二进制数相加，不考虑半加：实现两个一位二进制数相加，不考虑半加：实现两个一位二进制数相加，不考虑半加：实现两个一位二进制数相加，不考虑来自低位的进位。来自低位的进位。来自低位的进位。来自低位的进位。A A A AB B B B两个输入两个输入两个输入两个输入表示两个同位相加的数表示两个同位相加的数表示两个同位相加的数表示两个同位相加的数两个输出两个输出两个输出两个输出S S S SC C C C表示半加和表示半

42、加和表示半加和表示半加和表示向高位的进位表示向高位的进位表示向高位的进位表示向高位的进位逻辑符号：逻辑符号：逻辑符号：逻辑符号：半加器：半加器：半加器：半加器：COCOCOCOA A A AB B B BS S S SC C C C 半加器真值表半加器真值表半加器真值表半加器真值表逻辑表达式逻辑表达式逻辑表达式逻辑表达式逻辑图逻辑图逻辑图逻辑图&=1=1.ABSCABS C00000110101011014.7.24.7.2 全加器全加器输入输入A A A Ai i i i表示两个同位相加的数表示两个同位相加的数表示两个同位相加的数表示两个同位相加的数B B B Bi i i iC C C C

43、i i i i表示低位来的进位表示低位来的进位输出输出输出输出表示本位和表示本位和表示本位和表示本位和表示向高位的进位表示向高位的进位表示向高位的进位表示向高位的进位C C C Ci i i i+1+1+1+1S S S Si i i i 全加：实现两个一位二进制数相加，全加：实现两个一位二进制数相加，且考虑来自低位的进位。且考虑来自低位的进位。全加器：全加器：全加器：全加器：(1)(1)列真值表列真值表(2)(2)写出逻辑式写出逻辑式 A Ai iB Bi iC CiiS Sii C Ci i+1+1 00000001100101001101 11001 1010101 111001 111

44、111AiBiCiSiCi+1COCO CICI逻辑符号：逻辑符号：半加器构成的全加器半加器构成的全加器半加器构成的全加器半加器构成的全加器1BiAiCiSiC Ci i+1+1C COO C COO 4.7.34.7.3 多位加法器多位加法器 功能：功能：实现实现N N位二进制数相加位二进制数相加 按实现方法分类按实现方法分类：串行进位加法器、超前进位加法器：串行进位加法器、超前进位加法器1.1.串行进位加法器串行进位加法器例：例：用全加器实现用全加器实现4 4位二进制数相加。位二进制数相加。低位全加器进位输出低位全加器进位输出高位全加器进位输入高位全加器进位输入注意：注意：C C-1-1=

45、0=04 4位串行进位加法器位串行进位加法器 这种加法器的最大缺点是运算速度慢，做一次这种加法器的最大缺点是运算速度慢，做一次这种加法器的最大缺点是运算速度慢，做一次这种加法器的最大缺点是运算速度慢，做一次加法运算可能需要四个全加器的传输延迟时间。加法运算可能需要四个全加器的传输延迟时间。加法运算可能需要四个全加器的传输延迟时间。加法运算可能需要四个全加器的传输延迟时间。但是其电路结构比较简单。但是其电路结构比较简单。但是其电路结构比较简单。但是其电路结构比较简单。2.并行（超前）进位加法器并行（超前）进位加法器定义：定义：定义：定义：则：则：则：则：A Ai i B Bi iC CiiS S

46、ii C Ci+1i+1 00000001100101001101 11001 1010101 111001 111111全加器真值表全加器真值表全加器真值表全加器真值表由真值表可得出：由真值表可得出：由真值表可得出：由真值表可得出：C Ci i+1+1A Ai iB Bi i+(A+(Ai i B Bi i)C Ci iC Ci i+1+1GGi i+P Pi iC Ci iGGi i+P+Pi i（GGi i1 1P Pi-1i-1C Ci-1i-1)如对于两个如对于两个如对于两个如对于两个4 4位数二进制数位数二进制数位数二进制数位数二进制数A A3 3A A2 2A A1 1A A0

47、0和和和和B B3 3B B2 2B B1 1B B0 0相加，则：相加，则：相加，则：相加，则：C1G0+P0C0C2G1+P1C1G1+P1（G0+P0C0）C3G2+P2C2G2+P2(G1+P1C1)C4G3+P3C3G2+P3(G2+P2C2)C Ci+1i+1GGi i+P Pi iC Ci i而：而：而：而：C C0 0 进位位直接进位位直接由加数、被加由加数、被加数和最低位进数和最低位进位位位位C C0 0形成。形成。由此得出由此得出由此得出由此得出:4 4 4 4位超前进位超前进位超前进位超前进位加法器位加法器位加法器位加法器74LS283 74LS283 74LS283 7

48、4LS283 的的的的逻逻逻逻辑图辑图辑图辑图 速度快速度快电路复杂电路复杂4 4位并行加法器位并行加法器74LS28374LS283的逻辑符号的逻辑符号加数加数被加数被加数和和低位进位低位进位进位进位例例3 3：试利用两片四位并行加法器和必要的试利用两片四位并行加法器和必要的门电路设计一个门电路设计一个BCDBCD码的加法器。码的加法器。解：解：根据根据BCDBCD码的运算规则码的运算规则,当两数之和小当两数之和小于、等于于、等于9(1001)9(1001)时时,所得结果即为输出所得结果即为输出(亦可看作加零后输出亦可看作加零后输出)。当所得结果大于。当所得结果大于9 9(1010(1010

49、1111)1111)时时,则应加则应加6(0110),6(0110),这样一这样一方面能给出进位输出信号方面能给出进位输出信号,同时得到一个小同时得到一个小于于9 9的输出结果。的输出结果。十十个个由表由表4.6.34.6.3不难得到修正表达式为：不难得到修正表达式为：当当C C0 0时，不需调整，时，不需调整，C C1 1时，需加时，需加6 6，即，即B B3 3B B2 2B B1 1B B0 0=0110,=0110,故只需令故只需令B B2 2B B1 1C C，B B3 3B B0 00 04.8 数值比较器数值比较器4.7.14.7.1一位数值比较器一位数值比较器 (1)A(1)A

50、(1)A(1)AB B B B：只有当只有当只有当只有当A=1A=1A=1A=1、B=0B=0B=0B=0时，时，时，时，A A A AB B B B才为真；才为真；才为真；才为真；(2)A(2)A(2)A(2)AB B B B：只有当只有当只有当只有当A=0A=0A=0A=0、B=1B=1B=1B=1时，时，时，时，A A A AB B B B才为真；才为真；才为真；才为真；(3)A=B(3)A=B(3)A=B(3)A=B：只有当只有当只有当只有当A=B=0A=B=0A=B=0A=B=0或或或或A=B=1A=B=1A=B=1A=B=1时，时，时，时，A=BA=BA=BA=B才为真。才为真。才