Verilog模块module(精品).ppt

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1、第二讲Verilog 语法Verilog模块moduleVerilog语法要素Verilog数据类型及逻辑系统2.1 模块模块module模块是模块是verilog设计中的基本功能块，在第一讲有简单交待，设计中的基本功能块，在第一讲有简单交待，这里详细介绍模块内部构成这里详细介绍模块内部构成module 模块名(端口列 表);端口声明端口声明,参数声明参数声明wire,reg和其它类型和其它类型的变量声明的变量声明数据流语句数据流语句（assign)低层模块实例低层模块实例always和和initial块，所有块，所有行为语句都在块内行为语句都在块内任务和函数任务和函数endmodule必须出

2、现必须出现可选可选module能够表示：能够表示：物理块，如物理块，如IC或或ASIC单元单元逻辑块，如一个逻辑块，如一个CPU设计的设计的ALU部分部分整个系统整个系统每一个模块的描述从关键词每一个模块的描述从关键词module开始，有一个名称（如开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词等等），由关键词endmodule结束结束。module内部的内部的5个部分：个部分：变量声明变量声明数据流语句数据流语句低层模块实例低层模块实例行为描述块行为描述块任务和函数任务和函数每一部分在每一部分在module内部出现的顺序是任意的。内部出现的顺序是任意的。一个一个veri

3、log源文件中可以有多个模块，且对排列顺序不做要求源文件中可以有多个模块，且对排列顺序不做要求。l端口(Terminal)端口是模块与外界环境交互的接口例如IC芯片的输入、输出引脚就是它的端口。对于外部环境来讲，模块内部是不可模块内部是不可见的，对模块的调用见的，对模块的调用(实例引用实例引用)只能通过其端口进行。只能通过其端口进行。这种特点为设计者提供了很大的灵活性：只要接口保持不变，模块内部的修改并不会影响到外部环境我们也常常将端口称为终端(Terminal)。模块端口等价于芯片的管脚（模块端口等价于芯片的管脚（pin)模块通过端口与外部通信模块通过端口与外部通信l端口列表和端口声明端口列

4、表和端口声明端口在模块名字端口在模块名字后的括号中列出后的括号中列出端口可以说明为端口可以说明为input,output及及inout端口等价于硬件端口等价于硬件的引脚的引脚(pin)input 输入端口输入端口output 输出端口输出端口inout 双向端口双向端口端口声明端口声明也可以采用类似也可以采用类似ANSIC格式来声明端口格式来声明端口/D 触发器触发器module D_FF(input d,clk,clr,output reg q,qb);endmodulemodule adder(cout,sum,a,b,cin);input 2:0 a,b;input cin;output

5、 cout;output 2:0 sum;assign cout,sum=a+b+cin;endmodule例设计三位全加器例设计三位全加器这个例子描述了一个三位的加法器。从例子中可以看出整个这个例子描述了一个三位的加法器。从例子中可以看出整个Verilog HDL程序是嵌套在程序是嵌套在module和和endmodule声明语句里声明语句里的，只出现了一个的，只出现了一个assign语句。语句。adderaddersum2:0a2:0a2:0b2:0b2:0cincincoutcout模块名模块名端口列表端口列表端口声明端口声明数据流语句数据流语句例例SR触发器模块触发器模块/SR 触发器触

6、发器module SR_FF(Q,Q_n,S,R);output Q,Q_n;/端口声明端口声明input S,R;nand n1(Q,S,Q_n);nand n2(Q_n,R,Q);endmodule模块中的模块中的5个部分并没全部出现，个部分并没全部出现，只出现在低层次模块实例只出现在低层次模块实例化化nand为为verilog中的与中的与非门门级原语部件非门门级原语部件D触发器模块触发器模块/D 触发器触发器module D_FF(d,clk,clr,q,qb);output q,qb;input d,clk,clr;reg q,qb;/输出端口输出端口q,qb值保存值保存always(

7、posedge clk)beginif(clr)q=1b0;elseq=d;endnot(qb,q);endmodule 该模块内包括该模块内包括always行为行为块语句块语句always块行为描述语句块行为描述语句4位寄存器设计位寄存器设计module D_FF(d,clk,clr,q,qb);.endmodulemodule REG4(d,clk,clr,q,qb);output 3:0 q,qb;input 3:0 d;input clk,clr;D_FF d0(d 0,clk,clr,q 0,qb 0);D_FF d1(d 1,clk,clr,q 1,qb 1);D_FF d2(d

8、2,clk,clr,q 2,qb 2);D_FF d3(d 3,clk,clr,q 3,qb 3);endmodule模块中只出现在模块中只出现在低层次模块实例化低层次模块实例化可以将模块的实例通过端口连接起来构成一个大的系可以将模块的实例通过端口连接起来构成一个大的系统或元件。统或元件。在上面的例子中，在上面的例子中，REG4有模块有模块DFF的四个实例。注意，的四个实例。注意，每个实例都有自己的名字每个实例都有自己的名字(d0,d1,d2,d3)。实例名是实例名是每个对象唯一的标记，通过这个标记可以查看每个实每个对象唯一的标记，通过这个标记可以查看每个实例的内部。例的内部。实例中端口的次序

9、与模块定义的次序相同。实例中端口的次序与模块定义的次序相同。模块实例化与调用程序不同。每个实例都是模块的一模块实例化与调用程序不同。每个实例都是模块的一个完全的拷贝，相互独立、并行。个完全的拷贝，相互独立、并行。模块实例化模块实例化(module instances).端口与外部信号的连端口与外部信号的连接接在调用模块时，可以用在调用模块时，可以用顺序连接顺序连接和和按名连接按名连接把模块定义的把模块定义的端口与外部信号连接起来端口与外部信号连接起来顺序连接：需要连接的顺序连接：需要连接的信号信号需要与模块声明的端口列表一致；需要与模块声明的端口列表一致；按名连接：端口和外部信号按名字连接在一

10、起按名连接：端口和外部信号按名字连接在一起.D_FF d0(d 0,clk,clr,q 0,qb 0);D_FF d1(d 1,clk,clr,q 1,qb 1);D_FF d2(d 2,clk,clr,q 2,qb 2);D_FF d3(d 3,clk,clr,q 3,qb 3);当设计大规模系统时，端口太多，记住端口顺序不大可当设计大规模系统时，端口太多，记住端口顺序不大可能，可以采用按名连接方法。能，可以采用按名连接方法。不需要连接的端口直接忽略掉即可不需要连接的端口直接忽略掉即可D_FF d0(.d(d 0),.clk(clk),.clr(clr),.q(q 0),.qb(qb 0);

11、D_FF d0(.d(d 0),.clk(clk),.clr(clr),.q(q 0);2.2 Verilog 语法要素标识符关键词空白和注释常量字符串延时操作符1.标识符标识符(identifiers)标识符是用户在描述时给标识符是用户在描述时给Verilog对象起的名字对象起的名字标识符必须以字母标识符必须以字母(a-z,A-Z)或或(_)开头，后面可以是字母、数字、开头，后面可以是字母、数字、($)或或(_)。最长可以是最长可以是1023个字符个字符标识符区分大小写，标识符区分大小写，sel和和SEL是不同的标识符是不同的标识符模块、端口和实例的名字都是标识符模块、端口和实例的名字都是标

12、识符module MUX2_1(out,a,b,sel);output out;input a,b,sel;not not1(sel_,sel);and and1(a1,a,sel_);and and2(b1,b,sel);or or1 (out,a1,b1);endmoduleVerilog标识符标识符合法和非法标识符合法和非法标识符 合法的：合法的：shift_reg_a busa_index bus263非法的：非法的：34net 34net /不能用数字开头a*a*b_netb_net /不能含有非字母符号*n263 n263 /不能含有非字母符号1、用有意义的有效的名字如、用有意义的

13、有效的名字如Sum、CPU_addr等。等。2、用下划线区分词。、用下划线区分词。3、采用一些前缀或后缀，如、采用一些前缀或后缀，如时钟采用时钟采用Clk 前缀：前缀：Clk_50，Clk_CPU；低电平采用低电平采用_n 后缀：后缀：Enable_n；4、统一一定的缩写如全局复位信号、统一一定的缩写如全局复位信号Rst。5、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致。保持一致。6、参数采用大写，如、参数采用大写，如SIZE。标识符书写注意事项：标识符书写注意事项：2.关键词关键词Verilog HDL 定义了一系

14、列保留字，叫做关键词。注意只有小写的关键词才是保留字。例如，标识符always(这是个关键词)与标识符ALWAYS(非关键词)是不同的。always and assign begin buf buf if0 bufif1 case casex casez cmos deassign default defparam disable edge else end endcase endmodule endfunction endprimitive endspecify endtable endtask event for force forever fork function highz0 hig

15、hz1 if ifnone initial inout input integer join large macrmodule medium module nand negedge nmos nor not notif0 notif1 or output parameter pmos posedge primitive pull0 pull1 pullup pulldown rcmos real realtime reg release repeat rnmos rpmos rtran rtranif0 rtranif1 scalared small specify specparam str

16、ong0 strong1 supply0 supply1table task time trantranif0 tranif1 tri tri0 tri1 triand trior trireg vectored wait wand weak0 weak1 while wire wor xnor xor3.空白符和注释空白符和注释module MUX2_1(out,a,b,sel);/Port declarations output out;input sel,/control input b,/*data inputs*/a;/*The netlist logic selects input

17、”a”when sel=0 and it selects”b”when sel=1.*/not(sel_,sel);and(a1,a,sel_),(b1,b,sel);/What does this/line do?or(out,a1,b1);endmodule格式自由格式自由使用空白符提高可读性及代码组使用空白符提高可读性及代码组织。织。Verilog忽略空白符除非用于忽略空白符除非用于分开其它的语言标记。分开其它的语言标记。多行注释，在多行注释，在/*/内内单行注释单行注释到行末结束到行末结束4.整数常量和实数常量整数常量和实数常量整数的大小可以定义也可以不定义。整数表示为：整数的大小可以

18、定义也可以不定义。整数表示为：其中其中 size：大小，由十进制数表示的位数大小，由十进制数表示的位数(bit)表示。缺省为表示。缺省为32位位 base：数基，可为数基，可为2(b)、8(o)、10(d)、16(h)进制。缺省为进制。缺省为10进制进制 value：是所选数基内任意有效数字，包括是所选数基内任意有效数字，包括X、Z。实数常量可以用十进制或科学表示法表示。实数常量可以用十进制或科学表示法表示。Verilog中，常量中，常量(literals)可是整数也可以是实数可是整数也可以是实数12 unsized decimal(zero-extended to 32 bits)H83a

19、unsized hexadecimal(zero-extended to 32 bits)8b1100_ 0001 8-bit binary64hff01 64-bit hexadecimal(zero-extended to 64 bits)9O17 9-bit octal32bz01x Z-extended to 32 bits3b1010_ 1101 3-bit number,truncated to 3b1016.3 decimal notation32e-4 scientific notation for 0.00324.1E3 scientific notation for 410

20、0整数常量和实数常量整数常量和实数常量整数的大小可以定义也可以不定义。整数表示为：整数的大小可以定义也可以不定义。整数表示为：数字中（数字中（_）忽略，便于查看）忽略，便于查看没有定义大小没有定义大小(size)整数缺省为整数缺省为32位位缺省数基为十进制缺省数基为十进制数基数基(base)和数字和数字(16进制进制)中的字母无大小写之分中的字母无大小写之分当数值当数值value大于指定的大小时，截去高位。如大于指定的大小时，截去高位。如 2b1101表示表示的是的是2b01实数常量实数常量实数可用科学表示法或十进制表示实数可用科学表示法或十进制表示科学表示法表示方式：科学表示法表示方式：，表

21、示：表示：尾数尾数10指数指数5.字符串（字符串（string)字符串要在一行中用双引号括起来，也就是不能跨行。字符串要在一行中用双引号括起来，也就是不能跨行。字符串中可以使用一些字符串中可以使用一些C语言转义语言转义(escape)符，如符，如t n可以使用一些可以使用一些C语言格式符语言格式符(如如%b)在仿真时产生格式化输在仿真时产生格式化输出：出：”This is a normal string”This string has a t tab and ends with a new linen”This string formats a value:val=%b”Verilog中，字符

22、串大多用于显示信息的命令中。中，字符串大多用于显示信息的命令中。Verilog没有没有字符串数据类型字符串数据类型6.延时说明延时说明“#”用于说明过程用于说明过程(procedural)语句和门的实例的延时，但不能语句和门的实例的延时，但不能用于模块的实例化。用于模块的实例化。module MUX2_ 1(out,a,b,sel);output out;input a,b,sel;not#1 not1(sel_,sel);and#2 and1(a1,a,sel_);and#2 and2(b1,b,sel);or#1 or1(out,a1,b1);endmodule门延时有很多类名字：门延时门

23、延时有很多类名字：门延时(gate delay)，传输延时传输延时(propagation delay)，固有延时固有延时(intrinsic delay)，对象内在延对象内在延时时(intra-object delay)7.操作符操作符对数据进行运算，可分为算术操作符关系操作符相等操作符逻辑操作符其它算术操作符算术操作符加减乘除：+,-,*,/取模：%算术操作结果的长度由最长的操作数决定关系操作符关系操作符大于：小于：不大于：=相等关系操作符相等关系操作符逻辑相等：=逻辑不等：!=全等：=z,x等位严格相等非全等：!=例：对于A=2b1x和 B=2b1x，则 A=B结果为x,A=B结果为1逻

24、辑操作符逻辑操作符逻辑与：&逻辑或：|逻辑非：!逻辑操作的最终结果为1或0对于向量操作，非0向量作为1处理 例：A=3b110,B=3b0 A|B 结果为1按位操作符按位操作符一元非：二元与：&二元或：|二元异或：二元同或：归约操作符归约操作符归约与：&归约与非：&归约或：|归约或非：|归约异或：归约同或：例：A=b1010,则&A=0,|A=1,A=1移位操作符左移：右移：2为4b0001,A2为4b1100条件操作符根据条件表达式的值选择表达式 例：wire Result=Addr?CodeA:CodeB;当Addr为1时，Result=CodeA 当Addr为0时，Result=Code

25、B连接和复制操作连接和复制操作连接：将小表达式连接为大表达式 例：wire 7:0 Dbus;assign Dbus=Dbus3:0,Dbus7:4/将Dbus的低4位和高4位互换2.3 Verilog的数据类型及逻辑系统的数据类型及逻辑系统学习学习Verilog逻辑值系统逻辑值系统学习学习Verilog中不同类的数据类型中不同类的数据类型理解每种数据类型的用途及用法理解每种数据类型的用途及用法数据类型说明的语法数据类型说明的语法学习内容：学习内容：1.Verilog采用的四值逻辑系统采用的四值逻辑系统0,Low,False,Logic Low,Ground,VSS,Negative Asse

26、rtion1,High,True,Logic High,Power,VDD,VCC,Positive AssertionX Unknown:Occurs at Logical Which Cannot be Resolved ConflictHiZ,High Impedance,Tri-Stated,Disabled Driver(Unknown)2.主要数据类型主要数据类型Verilog主要有三类主要有三类(class)数据类型：数据类型：net（线网）（线网）:表示器件之间的物理连接表示器件之间的物理连接register（寄存器）（寄存器）：表示抽象存储元件表示抽象存储元件paramete

27、rs(参数参数):运行时的常数运行时的常数(run-time constants)(1)net（线网）（线网）net需要被持续的驱动，驱动它的可以是门和模块。需要被持续的驱动，驱动它的可以是门和模块。当当net驱动器的值发生变化时，驱动器的值发生变化时，Verilog自动的将新值传送到自动的将新值传送到net上。上。在例子中，线网在例子中，线网out由由or门驱动。当门驱动。当or门的输入信号变化时将传输到线网门的输入信号变化时将传输到线网net上。上。net类的类型（线网）类的类型（线网）有多种有多种net类型用于设计类型用于设计(design-specific)建模和工艺建模和工艺(tec

28、hnology-specific)建模建模没有声明的没有声明的net的缺省类型为的缺省类型为 1 位位(标量标量)wire类型。但类型。但这个缺省类型可由下面的编译指导改变：这个缺省类型可由下面的编译指导改变：default_nettype net类型类型功功 能能wire,trisupply1,supply0wor,triorwand,triandtriregtri1,tri0标准内部连接线标准内部连接线(缺省缺省)电源和地电源和地多驱动源线或多驱动源线或多驱动源线与多驱动源线与能保存电荷的能保存电荷的net无驱动时上拉无驱动时上拉/下拉下拉综合编译综合编译器不支持器不支持的的net类型类型

29、net类的类型（线网）类的类型（线网）wire类型是最常用的类型，只有连接功能。类型是最常用的类型，只有连接功能。wire和和tri类型有相同的功能。用户可根据需要将线网定义为类型有相同的功能。用户可根据需要将线网定义为wire或或tri以以提高可读性。例如，可以用提高可读性。例如，可以用tri类型表示一个类型表示一个net有多个驱动源。或者将一有多个驱动源。或者将一个个net声明为声明为tri以指示这个以指示这个net可以是高阻态可以是高阻态Z(hign-impedance)。可推。可推广至广至wand和和triand、wor和和triorwand、wor有线逻辑功能；与有线逻辑功能；与wi

30、re的区别见下页的表。的区别见下页的表。trireg类型很象类型很象wire类型，但类型，但trireg类型在没有驱动时保持以前的值。这类型在没有驱动时保持以前的值。这个值的强度随时间减弱。个值的强度随时间减弱。修改修改net缺省类型的编译指导：缺省类型的编译指导：default_nettype nettype不能是不能是supply1和和supply0。net类在发生逻辑冲突时的决断类在发生逻辑冲突时的决断 Verilog有预定义的决断函数有预定义的决断函数支持与工艺无关的逻辑冲突决断支持与工艺无关的逻辑冲突决断wire-and用于集电极开路电路用于集电极开路电路wire-or用于射极耦合电

31、路用于射极耦合电路(2)寄存器类寄存器类（register)寄存器类型在赋新值以前保持原值寄存器类型在赋新值以前保持原值寄存器类型大量应用于行为模型描述及激励描述。在下面的例子中，寄存器类型大量应用于行为模型描述及激励描述。在下面的例子中，reg_a、reg_b、reg_sel用于施加激励给用于施加激励给2:1多路器。多路器。用行为描述结构给寄存器类型赋值。给用行为描述结构给寄存器类型赋值。给reg类型赋值是在过程块中。类型赋值是在过程块中。寄存器类的类型寄存器类的类型寄存器类有四种数据类型寄存器类有四种数据类型寄存器类型 功能 reg 可定义的无符号整数变量，可以是标量(1位)或矢量，是 最

32、常用的寄存器类型 integer 32位有符号整数变量，算术操作产生二进制补码形式的 结果。通常用作不会由硬件实现的的数据处理。real 双精度的带符号浮点变量，用法与integer相同。time 64位无符号整数变量，用于仿真时间的保存与处理realtime 与real内容一致，但可以用作实数仿真时间的保存与 处理不要混淆寄存器数据类型与结构级存储元件，如不要混淆寄存器数据类型与结构级存储元件，如udp_dff(3)Verilog中中net和和register区别区别l线网类型用于对结构化器件之间的物理连线的建模线网类型用于对结构化器件之间的物理连线的建模。线网类型主要有。线网类型主要有wi

33、re 和和tri 两种。两种。l由于线网类型代表的是物理连接线，因此它不存贮逻辑值，必须由器由于线网类型代表的是物理连接线，因此它不存贮逻辑值，必须由器件所驱动。件所驱动。l当一个当一个wire 类型的信号类型的信号没有被驱动时，缺省值为没有被驱动时，缺省值为Z（高阻）（高阻）。l信号信号没有定义数据类型时，缺省为没有定义数据类型时，缺省为wire 类型。类型。线网（线网（net）l寄存器类型寄存器类型通常用于对通常用于对存储单元的描述存储单元的描述，如，如D型触发器、型触发器、ROM等。存等。存储器类型的信号当在储器类型的信号当在某种触发机制下分配了一个值，在分配下一个值之某种触发机制下分配

34、了一个值，在分配下一个值之时保留原值时保留原值。reg 是是最常用的寄存器类型，表示无符号整数变量。最常用的寄存器类型，表示无符号整数变量。l但必须注意的是，但必须注意的是，reg 类型的变量，类型的变量，不一定都是存储单元不一定都是存储单元，如在，如在always 语句中进行描述的必须用语句中进行描述的必须用reg 类型的变量。类型的变量。l寄存器类型的值可取负数寄存器类型的值可取负数，但若该变量用于表达式的运算中，则按无，但若该变量用于表达式的运算中，则按无符号类型处理符号类型处理寄存器（寄存器（Register）(4)Verilog中中net和和register声明语法声明语法net声明

35、声明 range delay,net_name;net_type：net类型类型range:矢量范围，以矢量范围，以MSB：LSB格式格式delay：定义与定义与net相关的延时相关的延时net_name:net名称，一次可定义多个名称，一次可定义多个net,用逗号分开。用逗号分开。举例：举例：wire a;wand w;/一个标量一个标量wand类型类型net tri 15:0 busa;/16位三态总线位三态总线wire 0:31 w1,w2;/两个两个32位位wire，MSB为为bit0Verilog中中net和和register声明语法声明语法举例：举例：reg a;/一个标量寄存器一

36、个标量寄存器reg 3:0 v;/从从MSB到到LSB的的4位寄存器向量位寄存器向量reg 7:0 m,n;/两个两个8位寄存器位寄存器 integer A,B,C;/3个整数型寄存器个整数型寄存器 寄存器声明寄存器声明 range,reg_name;reg_type：寄存器类型：寄存器类型range：矢量范围，以矢量范围，以MSB：LSB格式。只对格式。只对reg类型有效类型有效reg_name：寄存器名称，一次可定义多个寄存器，用逗号分开：寄存器名称，一次可定义多个寄存器，用逗号分开(5)端口的数据类型选择端口的数据类型选择module top;wire y;reg a,b;DUT u1(

37、y,a,b);initial begina=0;b=0;#5 a=1;endendmodulemodule DUT(Y,A,B);output Y;input A,B;wire Y,A,B;and(Y,A,B);endmodule输入端口可以由输入端口可以由net/register驱动，但驱动，但输入端口只能是输入端口只能是net输出端口可以是输出端口可以是net/register类型，输类型，输出端口只能驱动出端口只能驱动net在过程块中只能给在过程块中只能给register类型赋值类型赋值若若Y，A，B说明为说明为reg则会产生错误。则会产生错误。in1in2OABY双向端口输入双向端口输

38、入/输出输出只能是只能是net类型类型a.输入端口输入端口从模块内部来讲，输入端口必须为线网从模块内部来讲，输入端口必须为线网(net)数据类型；数据类型；从模块外部来看，输入端口可以连接到线网从模块外部来看，输入端口可以连接到线网(net)或或reg数据类型的变量。数据类型的变量。b.输出端口输出端口从模块内部来讲，输出端口可以为线网从模块内部来讲，输出端口可以为线网(net)或或reg数据类型；数据类型；从模块外部来看，输出端口必须连接到线网从模块外部来看，输出端口必须连接到线网(net)数据类型的变量。数据类型的变量。C.输入输入/输出端口输出端口从模块内部来讲，输入从模块内部来讲，输入

39、/输出端口必须为线网输出端口必须为线网(net)数据类型；数据类型；从模块外部来看，输入从模块外部来看，输入/输出端口必须连接线网输出端口必须连接线网(net)数数据类型的变量。据类型的变量。d.位宽匹配位宽匹配在进行调试或模块调用时，在进行调试或模块调用时，verilog允许模块内、外位宽不同，一般情况允许模块内、外位宽不同，一般情况下编译器会给出警告。下编译器会给出警告。e.未连接端口未连接端口Verilog允许模块实例端口保持未连接状态。允许模块实例端口保持未连接状态。/D 触发器触发器module Top reg s1,s2,a,b;wire c;/调用调用D_FF模块，这里模块，这里

40、命名为命名为dff0D_FF dff0(a,b,c,s1,s2);endmodule例端口的互连例端口的互连/D 触发器触发器module Top reg a,b;wire c,s1,s2;/调用调用D_FF模块，这里命模块，这里命名为名为dff0D_FF dff0(a,b,c,s1,s2);endmodule/D 触发器触发器module D_FF(d,clk,clr,q,qb);output q,qb;input d,clk,clr;reg q,qb;/输出端口输出端口q,qb值保存值保存.endmodule4.参数（参数（parameters)用参数声明一个可变常量，常用于定义延时及宽度

41、变量。用参数声明一个可变常量，常用于定义延时及宽度变量。参数定义的语法：参数定义的语法：parameter ;可一次定义多个参数，用逗号隔开。可一次定义多个参数，用逗号隔开。在使用文字在使用文字(literal)的地方都可以使用参数。的地方都可以使用参数。参数的定义是局部的，只在当前模块中有效。参数的定义是局部的，只在当前模块中有效。参数定义可使用以前定义的整数和实数参数。参数定义可使用以前定义的整数和实数参数。module mod1(out,in1,in2);.parameter cycle=20,prop_ del=3,setup=cycle/2-prop_del,p1=8,x_ word

42、=16bx,file=/usr1/jdough/design/mem_ file.dat;.wire p1:0 w1;/A wire declaration using parameter .endmodule注意注意：参数：参数file不是不是string，而是一个整数，其值是，而是一个整数，其值是所有字母的扩展所有字母的扩展ASCII值。值。若若file=“AB”，则，则file值为值为8h4142。用法：。用法：$fopen(file);$display(“%s”,file);(5)寄存器数组寄存器数组(Register Arrays)在在Verilog中可以说明一个寄存器数组。中可以说

43、明一个寄存器数组。integer NUMS 7:0;/包含包含8个整数数组变量个整数数组变量 time t_vals 3:0;/4个时间数组变量个时间数组变量reg类型的数组通常用于描述存储器类型的数组通常用于描述存储器 其语法为：其语法为：reg MSB:LSB first_addr:last_addr;MSB:LSB定义存储器字的位数定义存储器字的位数 first_addr:last_addr定义存储器的深度定义存储器的深度 例如：例如：reg 15:0 MEM 0:1023;/1K x 16存储器存储器 reg 7:0 PREP hFFFE:hFFFF;/2 x 8存储器存储器描述存储器

44、时可以使用参数或任何合法表达式描述存储器时可以使用参数或任何合法表达式 parameter wordsize=16;parameter memsize=1024;reg wordsize-1:0 MEM3 memsize-1:0;存储器寻址存储器寻址(Memory addressing)存储器元素可以通过存储器索引（存储器元素可以通过存储器索引（index)寻址，也就是给出元素在存寻址，也就是给出元素在存储器的位置来寻址。储器的位置来寻址。mem_name addr_exprVerilog不支持多维数组。也就是说只能对存储器字进行寻址，而不能不支持多维数组。也就是说只能对存储器字进行寻址，而不

45、能对存储器中一个字的位寻址。对存储器中一个字的位寻址。module mems;reg 8:1 mema 0:255;/declare memory called memareg 8:1 mem_word;/temp register called mem_ word.initial begin$displayb(mema5);/显示存储器中第显示存储器中第6个字的内容个字的内容 mem_word=mema5;$displayb(mem_word8);/显示第显示第6个字的最高有效位个字的最高有效位 endendmodule若要对存储器字的某些位存若要对存储器字的某些位存取，只能通过暂存器传递取，只能通过暂存器传递