集成电路器件工艺(精品).ppt

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1、1 1第四章第四章 集成电路器件工艺集成电路器件工艺4.1 双极型集成电路的基本制造工艺4.2 MESFET和HEMT工艺4.3 MOS工艺和相关的VLSI工艺4.4 BiCMOS工艺2 2第四章第四章 集成电路器件工艺集成电路器件工艺表 4.13 3图4.1 几种IC工艺速度功耗区位图4 44.1 双极型集成电路的基本制造工艺双极型集成电路的基本制造工艺4.2 MESFET和HEMT工艺4.3 MOS工艺和相关的VLSI工艺4.4 BiCMOS工艺5 54.1.1双极性硅工艺双极性硅工艺 n早期的双极性硅工艺：NPN三极管图4.21236 6n先进的双极性硅工艺：NPN三极管图4.21.42

2、56787 7nGaAs基同质结同质结双极性晶体管并不具有令人满意的性能4.1.2HBT工艺工艺8 8AlGaAs/GaAs基异质结异质结双极性晶体管(a)(b)图4.3 GaAs HBT的剖面图(a)和能带结构(b)9 9nGaAs 基 HBTnInP 基 HBTnSi/SiGe的HBT10104.2 MESFET和和HEMT工艺工艺 nGaAs工艺：工艺：MESFET图4.4 GaAs MESFET的基本器件结构n引言欧姆欧姆欧姆欧姆肖特基肖特基金锗合金金锗合金1111MESFETn增强型和耗尽型n减小栅长n提高导电能力1212nGaAs工艺：工艺：HEMT图4.5 简单简单HEMT的层结

3、构n 栅长的减小大量的可高速迁移的电子大量的可高速迁移的电子1313nGaAs工艺：HEMT工艺的三明治结构图4.6 DPD-QW-HEMT的层结构1414Main Parameters of the 0.3 m Gate Length HEMTsHEMT-TypeParametersE-HEMTD-HEMTVth0.5 V-0.7 VIdsmax200 mA/mm(Vgs=0.8 V)180 mA/mm(Vgs=0 V)Gm500 mS/mm400 mS/mmRs0.6 Wmm0.6 Wmm f T45 GHz40 GHz表 4.2:0.3 m 栅长HEMT的典型参数值1515不同材料系统的

4、研究nGaAsnInPnSiGe1616与Si三极管相比，MESFET和HEMT的缺点为:n跨导相对低;n阈值电压较敏感于有源层的垂直尺寸形状和掺杂程度；n驱动电流小 n阈值电压变化大：由于跨导大，在整个晶圆上，BJT的阈值电压变化只有几毫伏，而MESFET，HEMT由于跨导小，要高十倍多。17174.3 MOS工艺和相关的工艺和相关的VLSI工艺工艺1818图4.7 MOS工艺的分类 1919认识MOSFET线宽(Linewidth),特征尺寸(Feature Size)指什么？2020MOS工艺的特征尺寸(Feature Size)n特征尺寸:最小线宽最小栅长图 4.821214.3.1

5、PMOS工艺工艺早期的铝栅工艺早期的铝栅工艺n1970年前，标准的MOS工艺是铝栅P沟道。图 4.92222铝栅铝栅PMOS工艺特点：工艺特点：l铝栅，栅长为20m。lN型衬底，p沟道。l氧化层厚1500。l电源电压为-12V。l速度低，最小门延迟约为80100ns。l集成度低，只能制作寄存器等中规模集成电路。2323Al栅MOS工艺缺点制造源、漏极与制造栅极采用两次掩膜步骤不容易对齐。这好比彩色印刷中，各种颜色套印一样，不容易对齐。若对不齐，彩色图象就很难看。在MOS工艺中，不对齐的问题，不是图案难看的问题，也不仅仅是所构造的晶体管尺寸有误差、参数有误差的问题，而是可能引起沟道中断，无法形成

6、沟道，无法做好晶体管的问题。2424Al栅MOS工艺的栅极位错问题图 4.102525铝栅重叠设计铝栅重叠设计n栅极做得长，同S、D重叠一部分图 4.112626铝栅重叠设计的缺点铝栅重叠设计的缺点l CGS、CGD都增大了。l 加长了栅极，增大了管子尺寸，集成度降低。2727克服Al栅MOS工艺缺点的根本方法 将两次MASK步骤合为一次。让D，S和G三个区域一次成形。这种方法被称为自对准技术。2828自对准技术与标准硅工艺自对准技术与标准硅工艺1970年，出现了硅栅工艺(采用了自对准技术）。多晶硅Polysilicon，原原是是绝绝缘缘体体，经过重扩散，增加了载流子，可以变为导体可以变为导体

7、，用作电极和电极引线。在硅栅工艺中，S，D，G是一次掩膜步骤形成的。先利用光阻胶保护，刻出栅极，再以多晶硅为掩膜，刻出S，D区域。那时的多晶硅还是绝缘体，或非良导体。经过扩散，杂质不仅进入硅中，形成了S和D，还进入多晶硅，使它成为导电的栅极和栅极引线。2929标准硅栅标准硅栅PMOS工艺工艺图 4.123030硅栅工艺的优点：硅栅工艺的优点：l自自对对准准的，它无需重叠设计，减小了电容，提高了速度。l无需重叠设计，减小了栅极尺寸，漏、源极尺寸也可以减小，即减小了晶体管尺寸，提高了速度，增加了集成度。l增加了电路的可靠性。31314.3.2NMOS工艺工艺 由于电子的迁移率e大于空穴的迁移率h，

8、即有e2.5h,因而，N沟道FET的速度将比P沟道FET快2.5倍。那么，为什么MOS发展早期不用NMOS工艺做集成电路呢？问题是NMOS工艺遇到了难关。所以,直到1972年突破了那些难关以后,MOS工艺才进入了NMOS时代。3232了解了解NMOS工艺的意义工艺的意义目前CMOS工艺已在VLSI设计中占有压倒一切的优势.但了解NMOS工艺仍具有几方面的意义:lCMOS工艺是在PMOS和NMOS工艺的基础上发展起来的.l从NMOS工艺开始讨论对于学习CMOS工艺起到循序渐进的作用.lNMOS电路技术和设计方法可以相当方便地移植到CMOS VLSI的设计.lGaAs逻辑电路的形式和众多电路的设计

9、方法与NMOS工艺基本相同.3333增强型和耗尽性增强型和耗尽性MOSFET(Enhancement mode and depletion mode MOSFET)FET（Field Effect Transisitor）n按衬底材料区分有Si,GaAs,InPn按场形成结构区分有J/MOS/MESn按载流子类型区分有P/Nn按沟道形成方式区分有E/D3434E-/D-NMOS和E-PMOS的电路符号图 4.133535E-NMOS的结构示意图(增强型VD=0V,Vgs=Vsb=0V)图4.14 E-NMOS的结构示意图3636D-NMOS的结构示意图(耗尽型 VD=0V,Vgs=Vsb=0V

10、)图4.14 D-NMOS的结构示意图3737E-PMOS的结构示意图(增强型 VD=0V,Vgs=Vsb=0V)图4.14 E-PMOS的结构示意图3838n工作原理：在栅极电压作用下，漏区和源区之间形成导电沟道。这样，在漏极电压作用下，源区电子沿导电沟道行进到漏区，产生自漏极流向源极的电流。改变栅极电压，控制导电沟道的导电能力，使漏极电流发生变化。E-NMOS工作原理图工作原理图3939E-NMOS工作原理图工作原理图VgsVt，Vds=0VVgsVt，VdsVt，VdsVgs-Vt图4.15 不同电压情况下E-NMOS的沟道变化P.56P.564040NMOS工艺流程工艺流程图4.16

11、NMOS工艺的基本流程 4141表表4.3 NMOS的掩膜和典型工艺流程的掩膜和典型工艺流程4242图4.17 NMOS反相器电路图和芯片剖面示意图SDDS43434.3.3 CMOS工艺工艺n进入80年代以来，CMOS IC以其近乎零的静态功耗而显示出优于NMOS，而更适于制造VLSI电路，加上工艺技术的发展，致使CMOS技术成为当前VLSI电路中应用最广泛的技术。nCMOS工艺的标记特性 阱/金属层数/特征尺寸44441Poly-,P阱CMOS工艺流程图4.18 4545典型典型1P2M n阱阱CMOS工艺主要步骤工艺主要步骤4646图4.18 P阱CMOS芯片剖面示意图4747图4.19

12、 N阱CMOS芯片剖面示意图4848图4.20 双阱CMOS工艺 （1）（2）（3）（4）P阱注入阱注入N阱注入阱注入衬底准备衬底准备光刻光刻P阱阱去光刻胶去光刻胶,生长生长SiO24949 （5）（6）（7）（8）生长生长Si3N4有源区有源区场区注入场区注入形成厚氧形成厚氧多晶硅淀积多晶硅淀积5050 （9）（10）（11）（12）N+注入注入P+注入注入表面生长表面生长SiO2薄膜薄膜接触孔光刻接触孔光刻5151（13）淀积铝形成铝连线淀积铝形成铝连线5252nCMOS的主要优点是集成密度高而功耗低，工作频率随着工艺技术的改进已接近TTL电路，但驱动能力尚不如双极型器件，所以近来又出现了

13、在IC内部逻辑部分采用CMOS技术，而I/O缓冲及驱动部分使用双极型技术的一种称为BiCMOS的工艺技术。4.4 BiCMOS工艺工艺5353 BiCMOS工艺技术大致可以分为两类：分别是以以CMOS工工艺艺为为基基础础的BiCMOS工艺和以以双双极极工工艺艺为为基基础础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。影响BiCMOS器件性能的主要部分是双极部分，因此以双极工艺为基础的BiCMOS工艺用的较多。5454BiCMOS工艺下NPN晶体管的俯视图和剖面图5555A

14、.以以P阱阱CMOS工艺为基础工艺为基础的的BiCMOS工艺工艺 图4.21 P阱CMOS-NPN结构剖面图 缺点:基区厚度太,使得电流增益变小5656B.以以N阱阱CMOS工艺为基础工艺为基础的的BiCMOS工艺工艺 图4.22 N阱CMOS-NPN体硅衬底结构剖面图 优缺点:基区厚度变薄,但是集电极串联电阻还是很大5757图4.23 N阱CMOS-NPN外延外延衬底结构剖面图 改进：N阱下设置N+隐埋层,并P型外延衬底,目的目的：减小集电极串联电阻，提高抗闩锁性能5858C.以双极性工艺为基础的以双极性工艺为基础的BiCMOS工艺工艺 5959图图4.24 P阱阱BiCMOS横向横向纵向纵向外延外延埋层埋层高压高压大电流大电流6060 图4.25 以双极工艺为基础的双埋层双阱双阱Bi-CMOS工艺的器件结构剖面图 掩埋层掩埋层掩埋层掩埋层改进:可提高CMOS器件的性能