数字电路与数字逻辑实验指导书DE2版本.docx

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1、数字电路与数字规律试验指导书- 1 -目 录试验一：Quartus II 软件操作3试验二：数据选择器和译码器功能验证15试验三：数据选择器和译码器应用18试验四：触发器的应用20试验五：计数器的功能验证22试验六：计数器的应用23试验七：存放器的功能验证24附录：错误！未定义书签。- 2 -试验一：Quartus II 软件操作试验目的和要求：1、了解并把握 QuartusII 软件的使用方法。2、了解并把握仿真功能仿真准时序仿真方法及验证设计正确性。3、了解并把握 EDA QuartusII 中的原理图设计方法。试验内容：本试验通过简洁的例子介绍FPGA开发软件QuartusII的使用流程

2、，包括图形输入法的设计步骤和仿真验证的使用以及最终的编程下载。图形编辑输入法也称为原理图输入设计法。用Quartus II的原理图输入设计法进展数字系统设计时，不需要了解任何硬件描述语言学问，只要把握数字规律电路根本学问，就能使用QuartusII供给的EDA平台设计数字电路或系统。QuartusII的原理图输入设计法可以与传统的数字电路设计法接轨，即把传统方法得到的设计电路的原理图，用EDA平台完成设计电路的输入、仿真验证和综合，最终编程下载到可编程规律器件(FPGA/CPLD)或专用集成电路(ASIC)中。试验步骤：在QuartusII中通过原理图的方法，使用与门和异或门实现半加器。第1步

3、：翻开QuartusII软件。第2步：建一个空工程。选择菜单File-New Project Wizard，进入建工程向导。如以下图所示，填入工程的名称“hadder”，默认工程保存路径在Quartus安装下，也可修改为其他地址，视具体状况而定。- 3 -第3步：单击Next按钮，进入向导的下一页进展工程内文件的添加操作，假设没有文件需要添加进工程，则直接点击Next按钮既可。第4步：选择CPLD/FPGA器件，如以下图所示，选择芯片系列为“Cyclone II”， 型号为“EP2C35F672C6”。- 4 -第5步：向导的后面几步不做更改，直接点击 Next即可，最终点击Finish完毕向

4、导。到此即完成了一个工程的建工作。第6步：建一个图形文件。选择File-New命令，选择“Diagram/Schematic File”，点击OK按钮完成。将该图形文件另存为hadder.bdf。图形编辑窗口如以下图 所示，窗口左边是图形编辑工具条。- 5 -第7步：在图形编辑窗口的空白处双击，翻开符号库窗口，如左以下图所示。开放符号库“c:/./libraries/”，可以看到有三个类别，分别是“megafunctions”表示具有宏功能的符号，“others”主要是一些常用的集成电路符号， “primitives”主要是一些根本门电路符号、引脚和接地、电源符号等。窗口中的“name”框可快

5、速检索到需要的符号，例如当输入型号“7408”，符号库马上找到相应集成电路的符号，如右以下图所示。第8步：选择好需要的符号后，单击OK按钮，界面将回到原理图编辑界面， 然后单击左键即在窗口内放置该符号。再用同样的方法，在“ name”框中输入“xor”即可找到异或门的符号；如以下图所示。- 6 -第9步：在图形编辑窗口中分别放置与门“7408”和异或门“xor”，如以下图所示。第10步：再次翻开符号，在“name”栏中输入“input”，符号库自动在库中找到输入“input”符号如左以下图所示，并选中“Repeat-insert mode”点击OK按钮，可反复在编辑窗口中放入输入符号，直单击右

6、键取消放置为止。由于输入信号一共有2个，所以需要放入2个输入符号，并将2个输入符号命名为a和b。用同样的方法放置2个输出“output”符号，并分别命名为s、cout。再选择工具栏中的 按钮，将各符号连接起来，结果如右以下图所示。- 7 -第11步：保存图形文件，进展语法检查和编译。通过快捷按钮 ，对上面的代码进展语法检查和综合，同时在信息Messages窗口中显示检查结果，如程序中有错误，也将指出错误的地方以便修正。假设没有错误，则使用快捷按钮进展编译。编译完毕后会自动翻开一个编译报告Compilation Report窗口，如下图。第12步：仿真。在开发板上实现该电路之前，可以先在Quar

7、tus软件中对电路进展功能仿真，以测试电路规律的正确性。在仿真之前，先要建立一个矢量波形文件，包含输入信号的波形，并指定需要观看的输出信号。执行File-New命令， 选择“Other Fil选es项”页中Vector Waveform File，并单击OK按钮，翻开矢量波形编辑器窗口，如以下图所示。- 8 -第13 步：另存矢量波形文件为hadder.vwf。执行Edit-Insert Node or Bus命令，将需要仿真的输入和输出节点参加到波形中来。其窗口如以下图所示。可以在Name框中直接输入节点的名称，也可点击Node Finder按钮，翻开节点搜寻窗口，如以下图所示。在Filte

8、r下拉框中选择所要查找的节点类型，这里选择“Pins：all”，点击List按钮，在Nodes Found框中列出全部的引脚。- 9 -第14步：选择全部引脚，单击 按钮，将全部引脚添加到Selected Nodes框中，再按OK按钮返回波形编辑器窗口，如以下图所示。选择波形工具栏中的按钮，在波形图上左击或右击分别进展波形的放大和缩小。第15步：编辑a和b的输入波形，再由仿真器输出y的波形。首先选中需要编辑的波形区间，再选择波形工具栏中的 按钮，对选中区间进展置1或0。最终的输入波形如以下图所示，保存矢量波形文件。第16步：功能仿真。选择Processing-Simulator Tool，窗口

9、如以下图所示。选择仿真模式Simulator mode为“Functiona，l”并选择hadder.vwf文件作为仿真输入Simulation input波形文件。点击Generate Functional Simulation Netlist按钮，生成仿真网表。然后- 10 -点击Start按钮，开头仿真。在仿真完成后，点击Report按钮即可观看仿真的结果， 如以下图所示。从波形可以看出，程序的规律功能与半加器相符。第17步：引脚安排。通常，假设用户不对引脚进展安排，Quartus软件会自动随机为设计安排引脚，这一般无法满足需求。在开发板上，FPGA与外部器件的连接是确定的，其连接关系可

10、参看附录。假设选择数码开关SW0和SW1分别代表输入信号a和b、- 11 -LEDR0和LEDR1代表输出信号s和cout，则通过附录查表可知它们分别对应CPLD的引脚PIN_N25、PIN_N26、PIN_AE23和PIN_AF23。选择Assignments-Pins命令，翻开引脚规划器Pin Planner，如以下图所示。接着双击信号a的Location栏，在下拉框中选择PIN_N25，其他信号通过一样的方法进展安排。第18步：在仿真正确，并锁定自定引脚后，通过按钮第19步：时序仿真。对工程再次编译。时序仿真不仅可以仿真其规律功能是否正确，同时可以仿真出信号之间的时间延迟。时序仿真又称后

11、仿真，通常是在编译完成后进展。再次选择Processing-Simulator Tool，并将仿真模式设为“Timing，”然后点击Start按钮。最终点击Report按钮查看仿真结果，结果如以下图。与功能仿真结果图相比较，可以看出时序仿真的输出带有肯定的延迟。- 12 -第20步：程序下载。1) 用USB连接线连接DE2和电脑，选择Tools-Programmer命令，翻开配置窗口，如以下图所示。2) 图中第一列显示“No Hardware，”说明未指定硬件设备，单击Hardware Setup按钮，翻开硬件设置窗口，如以下图所示。双击列表框中的 USB-Blaster，然后点击Close按

12、钮，完成硬件设置。- 13 -3) 从以下图可以看出，硬件已经设置完成，而且待配置的文件也已经在文件 列表中。然后选中Program/Config选项，单击Start按钮，开头编程。编程完毕后， 即可在开发板上验证。试验报告与要求：1. 总结QuartusII软件设计的过程及步骤。2. 画出试验中的两张仿真波形。分析功能仿真和时序仿真的不同。- 14 -试验二：数据选择器和译码器功能验证试验目的和要求：1、使用 EDA 软件验证集成组合电路。2、了解集成组合电路的内部电路构造及其功能。试验内容：1. 优先104编码器74147的功能测试74147instENCODER1） 画出如以下图所示的原

13、理图。n1INPUT1NVCCn2INPUT2NVCCn3INPUT3NVCCn4INPUT4NANOUTPUTaVCCn5INPUT5NBNOUTPUTbVCCn6INPUT6NCNOUTPUTcVCCn7INPUT7NDNOUTPUTdVCCn8INPUT8NVCCn9INPUT9NVCC2） 预备如以下图所示的仿真波形。3） 画出仿真结果，并为74147画一张功能表。2. 译码显示电路功能测试742481） 画出如以下图所示的原理图。- 15 -RBONOAOUTPUToaOBOUTPUTobOCOUTPUTocODOUTPUTodOEOUTPUToeOFOUTPUTofOGOUTPUT

14、og74248a b cdINPUT VCCINPUT VCCINPUT VCCINPUT VCCVCCA B C DRBIN BINLTNinstBCD TO 7SEG2） 按下表进展引脚安排。输入端引脚SW输出端引脚数码管aPIN_N25SW0oaPIN_AF10HEX00bPIN_N26SW1obPIN_AB12HEX01cPIN_P25SW2ocPIN_AC12HEX02dPIN_AE14SW3od oe ofogPIN_AD11 PIN_AE11 PIN_V14PIN_V13HEX03 HEX04 HEX05HEX063） 下载到开发板。观看数码管上显示的字形，并填写下表。DCBA字

15、形DCBA字形00001000000110010010101000111011010011000101110101101110011111113. 数据选择器功能验证74151输出WN输入A2A1A0GNYXXX1000000100100011074151是一个8选1的数据选择器，画一张数据选择器的验证原理图，并进展仿真，完成下面的功能表。- 16 -10001010110011104. 全加器功能验证74183174183有2个独立的1位全加器，先画出一张1位全加器的验证原理图，再进 行仿真，并画出仿真波形图。2试用74183实现2位串行进位的全加器，画出原理图，并验证其功能。思考题：可否将

16、编码器74147和译码器74248结合使用，然后在电路板上验证。注 意凹凸电平有效，电路中间需要一些非门转换。试验报告与要求：1. 完成试验内容中要求的各项任务。2. 分析译码器74248的三个引脚RBIN、BIN、LTN的功能是什么？用仿真分析并证明。3. 依据要求画出所需的原理图、功能表和波形图。- 17 -试验三：数据选择器和译码器应用试验目的和要求：1、了解并把握集成组合电路的使用方法。2、了解并把握仿真功能仿真准时序仿真方法及验证设计正确性。3、使用数据选择器和译码器实现特定电路。试验内容：1. 要求用数据选择器74153和根本门设计用3个开关掌握一个电灯的电路，转变任何一个开关的状

17、态都能掌握电灯由亮变暗或由暗变亮。 提示：用变量A、B、C表示三个开关，0、1表示通、断状态；用变量L表示灯，0、1表示灯灭、亮状态。画出电路的原理图，将电路下载到开发板进展验证。AABBABABOO2. 人的血型有A,B,AB和O这4种，试用数据选择器74153和根本门设计一个规律电路，要求推断供血者和受血者关系是否符合以下图的关系提示：可用两个变量的4种组合表示供血者的血型，用另外两个变量的4种组合表示受血者的血型， 用Y表示推断的结果。画出电路的原理图，通过仿真进展验证。4. 试用集成译码器74LS138和根本门实现1位全加器，画出电路连线图，并通过仿真验证其功能。5. 试用数据选择器

18、74151 实现 1 位全加器电路，画出电路连线图，并通过仿真验证其功能。- 18 -试验报告与要求：1. 完成试验内容中要求的各项任务。2. 分析用数据选择器和译码器设计电路时，方法有什么不同。2.依据要求画出所需的原理图和波形图，并描述观看到的试验现象。- 19 -试验四：触发器的应用试验目的和要求：1、了解并把握各种触发器的功能及其原理。2、了解并把握触发器的使用方法。试验内容：CLKDPRNCLRNQQN结论或说明XX00XX01XX100X110111111. 验证边沿D触发器7474的功能。画一张验证电路的原理图，通过仿真完成下面的功能表。2. 用JK触发器74LS112与反相器7

19、4LS04组成如下图的电路。输入clk为连续脉冲如以下图所示，观看clkout端的波形，分别用时序仿真和功能仿真，看看波形会有什么变化，并分析其缘由。3. 设计串行数据比较电路。参考下面的电路设计一个串行数据比较器。电路- 20 -工作时，先在Cr端加一负脉冲清零，再将串行数据An、Bn 送入，先送高位，再送低位，输出反响两个数的大小。分析这个电路实现的原理。试验报告与要求：1. 完成试验内容中要求的各项任务。2. 分析试验中功能仿真和时序仿真中的波形变化的缘由。3. 分析用触发器实现数据比较器的原理。- 21 -试验五：计数器的功能验证试验目的和要求：1、了解并把握计数器的工作原理。2、使用

20、EDA软件验证计数器的功能。试验内容：1. 4位可逆计数器 74193的功能测试。1通过仿真分析计数器的置数和复位是同步还是异步完成的，并说明缘由或用仿真波形证明。2将计数器的模修改为7，必需至少2种方法，画出其原理图及仿真波形。2. 4位加法计数器74160的功能测试。 1通过仿真分析该计数器的置数和复位是同步还是异步完成的，并说明原因或用仿真波形证明。2同样将计数器的模修改为7，分别用置数端和复位端实现。依据以下原理图，并在输出端加上一片7段显示译码器74248，再下载到电路板上进展验证。思考题：能否利用一些根本的触发器和门电路设计同步计数器或移位存放器型的计数器环形计数器、扭环计数器等？

21、试验报告与要求：1. 完成试验内容中要求的各项任务。2. 画出所需的原理图，以及验证所用的波形图。3. 描述开发板上的观看到的现象。- 22 -试验六：计数器的应用试验目的和要求：1、了解并把握计数器的使用方法。2、了解并把握仿真功能仿真准时序仿真方法及验证设计正确性。试验内容：1. 试用一片集成4位二进制加法计数器74LS161和1片3线-8线译码器74LS138组成一个五节拍挨次脉冲发生器。画出电路原理图，并通过仿真验证。2. 试用一片4位二进制加法计数器74LS161和尽可能少的门电路设计一个时 序电路。要求当掌握信号C=0时做二进制加法计数，C=1时做单向移位操作。画出电路原理图，并下

22、载到电路板上验证。试验报告与要求：1. 完成试验内容中要求的各项任务。2. 画出所需的原理图，以及仿真波形。3. 描述开发板上观看到的现象。- 23 -试验七：存放器的功能验证试验目的和要求：1、了解并把握存放器的工作原理。2、使用 EDA 软件验证存放器的功能。试验内容：1. 试用一片4位数据存放器74175设计一个简洁的单向4位移位存放器，画出电路原理图，并通过仿真验证。2. 8位单向移位存放器74164的功能测试。通过仿真分析A,B引脚的功能 画一张功能测试的原理图，并通过仿真列出其功能表，请分析A、B引脚的功能。3. 4位双向移位存放器74194的功能测试。 1通过仿真分析S1，S0引

23、脚的功能，列出其功能表。2分析左移和右移的方向分别是什么例如QAQD或QAQD，通过仿真波形证明，并画出其波形。思考题：以上几个存放器哪个可以实现数码的串并转换，如何实现？ 试验报告与要求：1. 完成试验内容中要求的各项任务。2. 列出所需的功能表，以及所需的波形。- 24 -附录：DE2 介绍1. DE2 简介DE2 试验平台是Altera 公司针对大学和争论机构推出的FPGA 开发平台，它为用户供给了丰富的外设，涵盖了常用的各类硬件和接口，如各类存储器、USB、以太网、视频、音频、SD 卡、液晶显示等，除此之外，DE2 还供给扩展接口供用户定制使用，可用于多媒体开发、SOPC 嵌入式系统和

24、DSP 等各类应用的试验和开发。DE2 平台布局图如图B-1 所示。图 B-1DE2 开发板DE2 平台供给的主要资源有： Altera CycloneII 系列 FPGA 芯片EP2C35F672C6U16。 主动串行配置器件EPCS16U30。 编程调试接口USB Blaster，支持JTAG模式和AS 模式，其中U25 是实现USB Blaster的 USB 接口芯片 FT245B；U26 为 CPLD 芯片 EPM3128，用以实现JTAG 模式和AS 模式配置，可以用SW19 选择配置模式；USB Blaster 的 USB 口为J9 。 512K 字节 SRAMU18。 8M 字节

25、SDRAMU17。 1M 字节闪存U20。 SD 卡接口U19。 4 个手动按钮KEY0-KEY3和 18 个拨动开关SW0-SW17。 9 个绿色LEDLEDG0-LEDG8和 18 个红色LEDLEDR0-LEDR17。 板上时钟源50MHz 晶振Y1 和 27MHz 晶振Y3，外部时钟接口J5。 音频编解码芯片WM8371U1，麦克风输入J1、线路输入J2、线路输出J3。- 25 - VGA 数模转换芯片ADV7123U34，VGA 输出接口J13。 TV 解码器ADV7178BU33，TV 接口J12。 10/100M 以太网掌握器DM9000AEU35，网络接口J4。 USB 主从掌

26、握器ISP1362U31，USB 主机接口J10，设备接口J11。 RS232 收发器U15，DB9 连接器J6。 PS/2 鼠标/键盘连接器J7。 IRDA 红外收发器U14。 带二极管保护的 40 针扩展口JP1、JP2。 2X16 字符LCD 模块U2。 总电源开关SW18，直流 9V 供电J8。2. DE2 平台上的引脚连接DE2 平台上FPGA 芯片EP2C35F672 与外围各接口的引脚连接是固定不变的，其连接关系见表B-2表 B-13。表 B-2 开关与FPGA 芯片的引脚连接表开关引脚芯片引脚开关引脚芯片引脚开关引脚芯片引脚SW0PIN_N25SW8PIN_B13SW16PIN

27、_V1SW1PIN_N26SW9PIN_A13SW17PIN_V2SW2PIN_P25SW10PIN_N1KEY0PIN_G26SW3PIN_AE14SW11PIN_P1KEY1PIN_N23SW4PIN_AF14SW12PIN_P2KEY2PIN_P23SW5PIN_AD13SW13PIN_T7KEY3PIN_W26SW6PIN_AC13SW14PIN_U3SW7PIN_C13SW15PIN_U4表 B-3LED 与 FPGA 芯片的引脚连接表LED引脚芯片引脚LED引脚芯片引脚LED引脚芯片引脚LEDR0PIN_AE23LEDR9PIN_Y13LEDG0PIN_AE22LEDR1PIN_A

28、F23LEDR10PIN_AA13LEDG1PIN_AF22LEDR2PIN_AB21LEDR11PIN_AC14LEDG2PIN_W19LEDR3PIN_AC22LEDR12PIN_AD15LEDG3PIN_V18LEDR4PIN_AD22LEDR13PIN_AE15LEDG4PIN_U18LEDR5PIN_AD23LEDR14PIN_AF13LEDG5PIN_U17LEDR6PIN_AD21LEDR15PIN_AE13LEDG6PIN_AA20LEDR7PIN_AC21LEDR16PIN_AE12LEDG7PIN_Y18LEDR8PIN_AA14LEDR17PIN_AD12LEDG8PIN

29、_Y12表 B-47 段数码管HEX 与 FPGA 芯片的引脚连接表HEX引脚HEX00 HEX01芯片引脚PIN_AF10 PIN_AB12HEX引脚HEX25 HEX26芯片引脚 HEX引脚PIN_AB25HEX53PIN_Y24HEX54芯片引脚PIN_T9 PIN_R5- 26 -HEX02PIN_AC12HEX30PIN_Y23HEX55PIN_R4HEX03PIN_AD11HEX31PIN_AA25HEX56PIN_R3HEX04PIN_AE11HEX32PIN_AA26HEX60PIN_R2HEX05PIN_V14HEX33PIN_Y26HEX61PIN_P4HEX06PIN_V

30、13HEX34PIN_Y25HEX62PIN_P3HEX10PIN_V20HEX35PIN_U22HEX63PIN_M2HEX11PIN_V21HEX36PIN_W24HEX64PIN_M3HEX12PIN_W21HEX40PIN_U9HEX65PIN_M5HEX13PIN_Y22HEX41PIN_U1HEX66PIN_M4HEX14PIN_AA24HEX42PIN_U2HEX70PIN_L3HEX15PIN_AA23HEX43PIN_T4HEX71PIN_L2HEX16PIN_AB24HEX44PIN_R7HEX72PIN_L9HEX20PIN_AB23HEX45PIN_R6HEX73PIN

31、_L6HEX21PIN_V22HEX46PIN_T3HEX74PIN_L7HEX22PIN_AC25HEX50PIN_T2HEX75PIN_P9HEX23PIN_AC26HEX51PIN_P6HEX76PIN_N9HEX24PIN_AB26HEX52PIN_P7SRAM引脚表 B-5芯片引脚SRAM 与 FPGA 芯片的引脚连接表SRAM引脚芯片引脚SRAM引脚芯片引脚SRAM_ADDR0PIN_AE4SRAM_ADDR13PIN_W8SRAM_DQ8PIN_AE7SRAM_ADDR1PIN_AF4SRAM_ADDR14PIN_W10SRAM_DQ9PIN_AF7SRAM_ADDR2PIN_A

32、C5SRAM_ADDR15PIN_Y10SRAM_DQ10PIN_AE8SRAM_ADDR3PIN_AC6SRAM_ADDR16PIN_AB8SRAM_DQ11PIN_AF8SRAM_ADDR4PIN_AD4SRAM_ADDR17PIN_AC8SRAM_DQ12PIN_W11SRAM_ADDR5PIN_AD5SRAM_DQ0PIN_AD8SRAM_DQ13PIN_W12SRAM_ADDR6PIN_AE5SRAM_DQ1PIN_AE6SRAM_DQ14PIN_AC9SRAM_ADDR7PIN_AF5SRAM_DQ2PIN_AF6SRAM_DQ15PIN_AC10SRAM_ADDR8PIN_AD6

33、SRAM_DQ3PIN_AA9SRAM_WE_NPIN_AE10SRAM_ADDR9PIN_AD7SRAM_DQ4PIN_AA10SRAM_OE_NPIN_AD10SRAM_ADDR10PIN_V10SRAM_DQ5PIN_AB10SRAM_UB_NPIN_AF9SRAM_ADDR11PIN_V9SRAM_DQ6PIN_AA11SRAM_LB_NPIN_AE9SRAM_ADDR12PIN_AC7SRAM_DQ7PIN_Y11SRAM_CE_NPIN_AC11表 B-6SDRAM 与 FPGA 芯片的引脚连接表SDRAM引脚芯片引脚SDRAM引脚芯片引脚SDRAM引脚芯片引脚DRAM_ADDR0

34、PIN_T6DRAM_BA_1PIN_AE3DRAM_DQ8PIN_W6DRAM_ADDR1PIN_V4DRAM_CAS_NPIN_AB3DRAM_DQ9PIN_AB2DRAM_ADDR2PIN_V3DRAM_CKEPIN_AA6DRAM_DQ10PIN_AB1DRAM_ADDR3PIN_W2DRAM_CLKPIN_AA7DRAM_DQ11PIN_AA4DRAM_ADDR4PIN_W1DRAM_CS_NPIN_AC3DRAM_DQ12PIN_AA3DRAM_ADDR5PIN_U6DRAM_DQ0PIN_V6DRAM_DQ13PIN_AC2DRAM_ADDR6PIN_U7DRAM_DQ1PIN_

35、AA2DRAM_DQ14PIN_AC1DRAM_ADDR7PIN_U5DRAM_DQ2PIN_AA1DRAM_DQ15PIN_AA5- 27 -DRAM_ADDR8 DRAM_ADDR9 DRAM_ADDR10 DRAM_ADDR11DRAM_BA_0PIN_W4 PIN_W3 PIN_Y1 PIN_V5PIN_AE2DRAM_DQ3 DRAM_DQ4 DRAM_DQ5 DRAM_DQ6DRAM_DQ7PIN_Y3 PIN_Y4 PIN_R8 PIN_T8PIN_V7DRAM_LDQM DRAM_UDQM DRAM_RAS_NDRAM_WE_NPIN_AD2 PIN_Y5 PIN_AB4PIN

36、_AD3表 B-7Flash 与 FPGA 芯片的引脚连接表Flash引脚芯片引脚Flash引脚芯片引脚Flash引脚芯片引脚FL_ADDR0PIN_AC18FL_ADDR12PIN_W16FL_DQ0PIN_AD19FL_ADDR1PIN_AB18FL_ADDR13PIN_W15FL_DQ1PIN_AC19FL_ADDR2PIN_AE19FL_ADDR14PIN_AC16FL_DQ2PIN_AF20FL_ADDR3PIN_AF19FL_ADDR15PIN_AD16FL_DQ3PIN_AE20FL_ADDR4PIN_AE18FL_ADDR16PIN_AE16FL_DQ4PIN_AB20FL_A

37、DDR5PIN_AF18FL_ADDR17PIN_AC15FL_DQ5PIN_AC20FL_ADDR6PIN_Y16FL_ADDR18PIN_AB15FL_DQ6PIN_AF21FL_ADDR7PIN_AA16FL_ADDR19PIN_AA15FL_DQ7PIN_AE21FL_ADDR8PIN_AD17FL_ADDR20PIN_Y15FL_RST_NPIN_AA18FL_ADDR9PIN_AC17FL_ADDR21PIN_Y14FL_WE_NPIN_AA17FL_ADDR10PIN_AE17FL_CE_NPIN_V17FL_ADDR11PIN_AF17FL_OE_NPIN_W17LCD引脚表 B-8芯片引脚LCD 与 FPGA 芯片的引脚连接表LCD引脚芯片引脚LCD引脚芯片引脚LCD_RWPIN_K4LCD_DATA2PIN_H1LCD_DATA7PIN_H3LCD_ENPIN_K3LCD_DATA