Zynq异构多核的无线电信号采集终端系统设计.pdf

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1、Zynq 异构多核的无线电信号采集终端系统设计 徐剑韬;石荣【摘 要】Aiming at the application requirements of large-scale signal detection in radio management department,an embedded radio sig-nal acquisition and monitoring system based on heterogeneous multi-core Zynq-7000 are designed.The design adopts RF agile transceiver AD9361

2、as the receiving front-end and Zynq-7000 as the processing core in hardware.The hardware acceleration of NEON&VFP is im-plemented,and the user interface is developed based on QT in software.After elaborating on the basis of hardware logic design,embed-ded design and application software design,the t

3、erminal achieves the functions such as data acquisition,spectrum monitoring and data vi-sualization.This provides an important reference for the development of portable,smart,low-cost,portable radio signal monitoring systems.%针对无线电管理部门大规模信号监测的应用需求,设计了一种基于异构多核 Zynq-7000 的嵌入式无线电信号采集监测系统.该系统在硬件上采用了射频捷变

4、收发器 AD9361 作为接收前端,Zynq-7000 作为处理核心;在软件上实现了 NEON 和 VFP 的硬件加速,以 QT 为框架开发了用户显示界面.在详细阐述该终端在硬件逻辑设计、嵌入式设计和应用软件设计的基础上,通过试验展示了其所具有的数据采集、频谱监测和数据可视化等功能.这为轻便、灵巧、低成本、便携式无线电信号监测系统的研发提供了重要参考.【期刊名称】单片机与嵌入式系统应用【年(卷),期】2018(018)004【总页数】6 页(P49-54)【关键词】Zynq-7000;AD9361;NEON;无线电信号采集;嵌入式终端【作 者】徐剑韬;石荣【作者单位】西安电子科技大学 电子工程

5、学院,西安 710071;电子信息控制重点实验室;电子信息控制重点实验室【正文语种】中 文【中图分类】TP311 引 言 随着无线电通信行业的迅猛发展，相关的各类无线电通信业务应用日益广泛，无线电信号监测已成为了民用无线电管理的主要需求。目前市场的无线电信号监测设备大多是采用射频变频接收模块，将射频无线电信号放大变频至中频，在模数转换之后，以 FPGA+DSP 作为下位机、以 PC 机作为上位机实施信号分析，这样的结构不仅体积庞大，不便携带，而且功耗较高，无法适应灵活的应用环境。本文研究并设计了一种以 Zynq-7000 系列 SoC 为核心，AD9361 为采样前端的无线电信号采集监测系统，

6、Zynq-7000 系列是目前应用十分广泛的 ARM+FPGA架构的 SoC，以它为核心的设计难点在于软硬件协同开发。我们所设计的这套系统将信号变频接收、采集、处理、显示、存储、传输融为一体，并定制了嵌入式Linux 操作系统，具有实时性强、便于携带、升级简单的优点。1 系统组成 1.1 Zynq-7000 结构 Zynq-7000 是 Xilinx 公司推出的新一代全编程片上系统架构，其系列产品以ARM+FPGA 为主要结构，使得 ARM 和 FPGA 之间可以优势互补。本设计采用的型号是 XC7Z045，该产品是 Zynq-7000 系列中配置较为高端的一款片上系统。整个系统分为 PS(P

7、rocessing System)和 PL(Programming Logic)两部分，如图1 所示。图 1 Zynq-7000 XC7Z045 结构 其中，PS 含有 ARM 双核 Cortex-A9 处理器，每个核都配备了 NEON 和浮点运算单元，最高运行频率为 1 GHz。每个单核都具有独立的 L1 缓存和 MMU，是典型的异构多核处理器。PS 中还拥有丰富的外设，包括各种外设接口。PS 拥有自己的时钟源和存储器接口，不需要借助 PL 配置即可启动运行。图 3 采集系统整体结构 PL 部分属于 Xilinx 典型的 FPGA 结构，其性能和逻辑密度相当于 Xilinx Kintex-7

8、 FPGA 器件，还具备了大量的 Block RAM 和 DSP Slice，完全可以胜任复杂的逻辑设计。在非调试模式下，PL 无法单独启动，系统总是优先启动 PS 并从存储器中导入 Bitstream 文件后才能配置 PL。PS 和 PL 之间可通过多种方式进行通信，包括 GP、HP、ACP、EMIO、IRQ、DMA 等接口。1.2 射频捷变收发器 AD9361 本设计采用 ADI 公司推出的 AD-FMComms3-EBZ 评估板作为数据采集前端。该评估板是一款以 AD9361 为核心，高性能、高集成度的射频收发器。这套评估板具有两套独立的收发设备，即两个接收通道和两个发射通道，每个通道均

9、可以工作在 70 MHz6 GHz 的频段范围内，由于系统对模拟信号采取了零中频正交采样的方式，因此每个通道在基带又可分为 I 路子通道和 Q 路子通道，每个子通道都具有独立的 12 位 ADC/DAC，其基带采样频率从 200 kHz56 MHz。其中接收通道的结构图 2 所示。图 2 AD9361 内部接收电路结构图 1.3 系统整体设计 本设计的整体框图如图 3 所示，信号由监测天线进入 AD9361，经过放大、下变频、正交采样后得到 IQ 两路数据，并传入 PL 中。数据由 AD9361 控制器 IP 接收并打包成 64 位数据后存入 FIFO 当中，通过 PS 中 DMA 将 FIF

10、O 的数据传入内存中，PS 中的程序通过访问内存获得了采样数据，并利用协处理器 NEON 和 VFP引擎对其进行处理，最终进行数据可视化之后，通过 HDMI 输出显示内容，同时可以将有用的数据保存在 SDHC 卡中。本设计开发可以分成三个阶段：第一阶段是硬件逻辑设计，包括对 PL 中的 IP 核进行逻辑设计和布局，开发环境为 Vivado，最终生成 hdf 文件和 Bitstream 文件。第二阶段是嵌入式 Linux 软件环境定制，包括对 Linux 的定制和移植，以及驱动程序的编写调试，主要在 Xilinx SDK 和 PetaLinux 中完成。第三阶段是在 Linux平台下编写无线电信

11、号采集监测的软件应用程序，包括对利用协处理器对数据进行计算和数据可视化，在 QT 中实现。2 硬件逻辑设计 2.1 AD9361 接口 AD9361 的通信接口可分为数据接口和控制接口。数据接口主要负责采样数据的通信，有 LVDS 和 CMOS 两种接口形式，二者速率均可达 122.88 MHz，本设计采用 LVDS 模式，时序如图 4 所示。参照此时序，设计了 AD9361 接收模块 IP，每个通道的采样位数是 12 位，根据半字(16 位)对齐，将差分的时序信号转换并成32 位的数据格式。图 4 AD9361 数据接口时序 控制接口的通信方式是 SPI 总线，主要是负责访问 AD9361

12、内部寄存器。通过配置 8 位寄存器来实现对接收链路的控制和状态监测。其寄存器有统一的编址，如控制内部 VCO 以分频产生 RF 信号的寄存器 RF PLL_Deviders，其地址是 0 x005。AD9361 的初始化寄存器配置十分复杂，但在通常情况下，开发者不需要了解寄存器配置的信息，因为 ADI 公司已经为开发者提供了配置 AD9361 的板级支持包(BSP)，开发者只需要调用特定的 API 函数，就可以完成 AD9361 相应的配置。如使用 ad9361_set_rx_sampling_freq()函数设置接收设备的采样频率。PS 部分具备 SPI 控制器，无需在 PL 中实现 IP

13、核，但需要在对 PS 的逻辑设计中使能 SPI控制器。2.2 FIFO IP 设计 本设计中的 FIFO IP 如图 5 所示。图 5 FIFO 逻辑 IP 核 FIFO 是信号采集系统中一个重要的设计。在高速信号采集中，采集速度往往超过数据处理速度，因此通常采取的策略是利用 FIFO 存储足够长时间的数据，再送到处理单元处理，因此 FIFO 的大小决定了数据采集系统的最大采样深度和最大采样宽度。本设计的前端采样速率最大为 50 MHz，而通常无线通信信号的码片长度不会超过 100 ms，因此本设计中将 FIFO 的深度设置为 8 MB，单路数据宽度为 16位，这样在系统以最高采样速率运行时F

14、IFO 仍可以记录 160 ms 以上的数据。2.3 PS-PL 接口配置 Vivado 提供了逻辑 IP 核 Processing System 7 作为 PL 连接 PS 的接口，如图 6所示。在本设计中，PS 部分需要通过自身的 DMAC 将 PL 部分 FIFO 中的数据读入内存，并接收来自 PL 的中断。同时，PL 中还例化了 VDMA 和 HDMI 接口逻辑IP 核，作为视频输出控制器，VDMA 则通过 AXI Stream 总线与 PS 连接。由于AD9361 的 SPI 总线连接的是 XC7Z045 的 PL 引脚，因此需要将 PS 部分 SPI 控制器的引脚通过内部互联总线映

15、射到对应的PL 引脚上。图 6 Processing System 7逻辑 IP 核(局部)完成硬件逻辑设计之后，通过 Vivado 的验证、分析和综合，最终得到硬件描述文件 system.hdf 和 FPGA 配置文件 Bitstream。3 软件环境搭建 由于整个系统要实现采集、处理、存储及显示等多种任务，采用裸机运行显然无法胜任，因此本设计为 Zynq-7000 移植了操作系统。3.1 Zynq-7000 PS 启动原理 Zynq-7000 PS 软件程序启动分为三个阶段。系统上电之后，最先执行的是内部 BootROM 存储的固件代码，这部分代码用户无法修改，其功能是初始化 ARM 内核

16、和与启动模式相关的外设，并读取 MIO config 引脚的状态，根据引脚的状态决定下一阶段的启动模式(如 SD 卡启动、Flash 启动等)。在该段程序结束时，系统将把下一阶段的代码从相应的存储设备里载入到 OCM(on-chip memory，片上存储器)。第二阶段所执行的代码称为 FSBL(the First Stage Boot Loader)，这部分代码由用户自行烧写到存储设备中，其作用通常是初始化整个 PS 所需的外设，加载中断向量表，如果检测到 FPGA 配置文件，则还会将配置文件烧入 PL 中。但由于OCM 存储容量有限，一个 FSBL 代码的长度为 192 KB，无法运行较为

17、复杂的程序，所以 FSBL 在结束时会调用函数 FsblHandoff()，将处理器的程序流程定位到用户自定义的程序入口中，从而进入第三阶段。对于裸机系统而言，第三阶段程序入口就是用户程序中的主函数 main()，对于 Linux 操作系统而言则是 u-boot。3.2 FSBL 定制 通常，FSBL 的制作是在 Xilinx 的软件开发环境 XSDK 中完成。对于 Zynq-7000器件，XSDK 提供了模板工程，开发者可以在此工程的基础上定制 FSBL。FSBL 程序流程如图 7 所示。本设计采用 SD 启动模式，将所有的程序下载至 SD 卡中。在XSDK 中创建 FSBL 模板工程，编写

18、相应程序，由 XSDK 编译生成可执行文件fsbl.elf。图 7 FSBL 程序流程 3.3 制作 Linux 镜像 一个完整的 Linux 系统由 bootloader、设备树、内核以及文件系统组成。相关介绍如表 1 所列。表 1 Linux 组成部分名 称目标文件功 能生成方式简述 Bootloaderu-boot.elf 引导内核由 Xilinx 官方提供的源码编译而成设备树 system-top.dts 描述 PL 硬件的数据结构文件将 hdf 文件导入 XSDK 中,由 XSDK 编译生成内核镜像 uImage 操作系统内核由 Xilinx 官方提供的源码编译而成文件系统 ramd

19、isk8M.imageLinux 必备组件由 busybox 工具集生成 上述目标文件生成后，利用 PetaLinux 进行打包。PetaLinux 是 Xilinx 公司推出的专门为含 Xilinx FPGA 器件的嵌入式系统定制 Linux 操作系统的开发工具。其人机交互主要以命令行的方式，能够快速地帮助开发者构建 Linux 镜像。在 Ubuntu 16.04 中安装 PetaLinux 组件后，可以直接通过 petalinux-package-boot 命令实现打包生成镜像。该命令的主要参数如下：-fsbl FSBL：指定 FSBL 文件-fpga BITSTREAM：指定 Bitst

20、ream 文件-u-bootUBOOT-IMG：指定 u-boot 镜像文件-kernel KERNEL-IMG：指定 Linux 内核镜像文件-output OUTPUTFILE：指定输出文件 图 8 SDHC 卡分区 因而本设计使用如下指令生成镜像：petalinux-package-boot-fsbl fsbl.elf-fpga design_1.hdf-u-boot u-boot.elf-kernel image.ub-output.将生成的镜像文件烧写入 SD 卡，最终在 SD 卡上会形成图 8 所示分区。将 SD 卡插入 zc706 开发板中，将启动模式配置为 SD 启动，上电后开

21、发板将自动进入 Linux 系统。4 软件设计 4.1 软件总体设计 为了发挥 ARM Cortex-A 处理器的性能，本设计在软件上采取了多线程设计，将数据按流式处理方式分成了获取、处理和可视化显示三个阶段，每个阶段设计了单独的线程，使得这三个阶段的任务可以在软件中并发执行，缩短了时延，提高了效率。三个线程的任务分配如表 2 所列。表 2 线程任务分配线程名称优先级功 能 sampling_thread3通过 AD9361API获得采样数据,并写入 raw_bufferprocessing_thread2将采样数据按设定的方式进行处理,处理完成后写入 disp_buffermain_thre

22、ad1将 disp_buffer 中的数据显示在用户面板中,并接受用户的输入的控制参数 线程之间通过带有读写锁的共享缓存传递数据，使得各线程在读写数据时不产生冲突。通过 Qt 的信号/槽机制传递控制参数。图 9 表明了软件中各线程在程序处理流程中的位置和作用。图 9 软件流程 数据处理阶段的主要处理算法是 FFT，同时还会计算信号的平均功率、方差、估算噪底、搜索极值、将时、频域的数据写入 disp_buffer 之后，由 main_thread 线程将数据展现给用户。4.2 使用 NEON 和 VFP 优化数据处理 ARM 硬件加速的基础是 ARMv7 架构中的两大应用扩展NEON 和VFP(

23、Vector Floating-Point)。NEON 是 ARMv7 中一个重要的协处理器，它允许开发者使用 SIMD(Single Instruction，Multiple Data)操作，即多组数据并行操作。NEON 拥有 16 个 128 位寄存器(又可视为 32 个 64 位寄存器)，并有专门的指令集，可以对大量的操作数进行向量化的操作，如果向量加法。VFP 是与NEON 紧密相连的又一重要的协处理器，它是传统 FPU(浮点运算单元)的提升，它除了提供浮点数的基本运算(加、减、乘、除、开方、比较、取反)之外，还具有向量化的功能，即同时支持 8 组单精度和 4 组双精度的浮点数运算。为

24、了能在算法程序中使用 NEON 和 VFP，必须在编写算法程序的基础上完成两方面的工作。(1)使用 ARM C 语言扩展类型 在程序中添加头文件，该头文件将 NEON 中的寄存器映射成了数据类型，如 int8x8_t、int16x4_t、float32x2_t 等类型对应了 64 位寄存器，int8x16_t、float16x8_t、float32x4_t 等类型对应了 128 位寄存器。同时还定义了很多复合类型和访问 NEON 引擎的操作，在算法程序编写中应该尽可能地将数据对应到相应类型中。(2)设置 GCC 编译选项 在编译使用了 NEON 和 VFP 的源文件时，应当添加如表 3 所列的

25、编译选项，以产生 NEON 和 VFP 指令。表 3 GCC 生成 NEON 指令的配置选项编译选项功能-mcpu=cortex-a9 指定处理器类型为 cortex-a9-mfpu=neon 使用协处理器 NEON-mvectorize-with-noen-quad 允许使用 4 字(128 位)类型-ftree-vectorize 尽量将循环操作向量化-ffast-math 对数学函数进行浮点优化-mfloat-abi=softfp 允许产生协处理器指令-Otime 以面积优化速度 本文以一个 4 096 点的基 2-FFT 程序作为硬件加速的测试。测试结果如表 4 所列。表 4 硬件加速

26、测试测试条件操作用时/s时间节省率纯软件编写 1809-使用NEON&VFP62565%可见使用了 NEON 和 VFP，数据处理的时间得以大幅缩短。4.3 数据可视化 为了便于使用者观察数据，本文基于 Qt 扩展组件 Qwt 设计了用户界面，如图 12所示。main_thread 线程设置每个 0.2 s 读取一次缓存中的数据，故两个坐标图的刷新速率是 5 Hz。用户通过图形界面将设定的参数传入 main_thread 线程，main_thread 将用户配置参数打包成信号发射到 processing_thread 线程的接收槽中，然后 processing_thread 线程根据参数调整数

27、据处理过程，并通过调用AD9361 API，完成配置。5 测 试 完成硬件设计后，Vivado 将会生成 FPGA 资源使用情况报告,如图 10 所示。可见Zynq-7000 完成可以胜任无线电信号采集监测系统的设计。图 10 FPGA 使用情况报告 测试平台采用 Xilinx zc706 评估板，采集前为 ADI FMCOMMS3 无线收发板卡，如图 11 所示，测试分为单一频段测试和全频段扫频测试。图 11 采集系统板卡 5.1 单一频点测试 测试方法：由射频信号发生器在该系统附近发送 2 880 MHz 单频信号，在控制面板的“频道”下拉框中选择 2.90 GHz，“显示”下拉框选择“功

28、率谱”，单位为“dB”。则系统将会监测 2.852.95 GHz 范围内的时频数据。显示结果如图 12所示。可以观察到频谱中显示了两个峰值，分别处于2 880 MHz 和 2 920 MHz，其中 2 920 MHz 信号是镜频泄漏。图 12 用户界面 5.2 扫频测试 测试方法：在控制面板上设置“起始频率”为 500 MHz，终止频率为 3 000 MHz，则系统将以每次 50 MHz 带宽的速度扫描指定频率范围。最终生成如图 13 所示的频谱，其 RBW 为 200 kHz。从频谱中可以观察到通信频段 1 900 M 的状态,证明了系统的可行性。结 语 本文在 Xilinx Zynq-70

29、00 平台上设计并实现了一套能够实时显示时频信息的无线电信号监测采集终端，同时还在 ARM Linux 操作系统上开发相应的软件程序。测试表明，该系统具有功耗低、实时性强、软件界面友好、扩展性强的特点，适合单人携带。由于监测频率范围广，可以在不易架设大型设备的场合作为 3G、4G 信号以及广播信号的监测设备，具有很高的实用意义。图 13 扫频结果参考文献 1 高亚栋,范梦兰,谭晓波,等.基于虚拟仪器技术的频谱监测与分析系统的实现J.无线通信技术,2014,23(1):14-18，23.2 董渊,王生原,陈嘉,等.嵌入式 CPU 软硬件协同开发中的操作系统设计J.清华大学学报：自然科学版,200

30、5(7):973-976.3 郭星煌.基于 AD9361 的便携式无线电信号监测采集系统设计J.科技创新与应用,2016(11):7-8.4 冯莉.一款基于嵌入式的频谱监测软件设计及实现J.数字通信世界,2017(7):5，18.5 周鸿顺.我国无线电监测工作的现状与发展J.邮电设计技术,2002(8):9-15.6 Implementation of baseband transmitter design based on QPSK modulation on Zynq-7000 all-programmable System-on-ChipC/2017 International Symp

31、osium on Electronics and Smart Devices(ISESD),Yogyakarta,Indonesia,2017：138-143.7 Tongxiang Shi,Wenbin Guo,Lishan Yang,et al.Remote wideband data acquiring system based on ZC706 and AD9361C/2015 IEEE International Wireless Symposium(IWS 2015),Shenzhen,2015:1-4.徐剑韬(硕士研究生)，主要研究方向为电子对抗；石荣(研究员)，主要研究方向为电子对抗。