实验二+09999的计数器电路的设计讲课稿.pdf

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1、 实验二：+09999 的计数器电路的设计 精品文档 收集于网络，如有侵权请联系管理员删除 EDA 实验报告 学 院（部）：电气与信息工程学院 专 业：电子信息工程 学 生 姓 名：刘玉文 班 级：电子信息工程 1101 学 号：11401700430 指导教师姓名：谭会生 精品文档 收集于网络，如有侵权请联系管理员删除 实验二：09999 的计数器电路的设计 1.实验目的（1）进一步熟悉和掌握 Quartus II软件的使用。（2）进一步熟悉和掌握 GW48-CK 或其他 EDA 实验开发系统的使用。（3）学习和掌握 VHDL 进程语句和元件例化语句的使用。2.实验内容 设计并调试好一个技术

2、范围为 09999 的 4 位十进制计数器电路CNT9999，并用 GW48-CK 或其他 EDA 实验开发系统(可选用的芯片为 ispLSI 1032E-PLCC84 或 EPM7128S-PL84 或 XCS05/XCS10-PLCC84 芯片)进行硬件验证。3.实验条件（1）开发软件：Quartus II8.0。（2）实验设备：GW48-CK EDA实验开发系统。（3）拟用芯片：EPM7128S-PL84。4.实验设计（1）系统原理框图 为了简化设计并便于显示，本计数器电路 CNT9999 的设计分为两个层次，其中底层电路包括四个十进制计数器模块 CNT10，再由这四个模块按照图所示的原

3、理框图构成顶层电路CNT9999。精品文档 收集于网络，如有侵权请联系管理员删除 CNT9999 电路原理框图（2）VHDL 程序 计数器 CNT9999 的底层和顶层电路均采用 VHDL 文本输入，有关 VHDL 程序如下。1）CNT10 的 VHDL 源程序：-CNT10.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN STD_LOGIC;CQ:OUT STD_L

4、OGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=1THEN CQI=0000;ELSIF CLKEVENT AND CLK=1THEN IF ENA=1THEN IF CQI=1001THEN CQI=0000;ELSE CQI=CQI+1;END IF;精品文档 收集于网络，如有侵权请联系管理员删除 EN

5、D IF;END IF;END PROCESS;PROCESS(CLK,CQI)IS BEGIN IF CLKEVENT AND CLK=1THEN IF CQI1001THEN CO=0;ELSE CO=1;END IF;END IF;END PROCESS;CQ=CQI;END ARCHITECTURE ART;2）CNT9999 的 VHDL 源程序：-CNT9999.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT9999 IS PORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA:IN ST

6、D_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY CNT9999;ARCHITECTURE ART OF CNT9999 IS COMPONENT CNT10 IS PORT(CLK,CLR,ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END COMPONENT CNT10;SIGNAL S0,S1,S2,S3:STD_LOGIC;BEGIN U0:CNT10 PORT MAP(CLK,CLR,ENA,DOUT(3 DOWNTO 0

7、),S0);U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(7 DOWNTO 4),S1);U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(11 DOWNTO 8),S2);U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(15 DOWNTO 12),S3);END ARCHITECTURE ART;(3）仿真波形设置 本设计包括两个层次，因此先进行底层的十进制计数器 CNT10 的仿真，再进行顶层 CNT9999 的仿真。如图是 CNT10 仿真输入设置及可能结果估计图。同精品文档 收集于网络，如有侵权请联系管理员删除 理可进行 CN

8、T9999 仿真输入设置及可能结果估计。CNT10 的时序仿真结果 CNT9999 的时序仿真结果 5.实验总结 通过本次实验，对Quartus II软件的基本操作有了更深层次的认识，并能初步熟练和掌握他的运用。精品文档 收集于网络，如有侵权请联系管理员删除 文件名与实体名要相对应，输入源程序时要仔细，时序仿真时，要先保存仿真文件，最后才能对其进行相应地仿真操作。精品文档 收集于网络，如有侵权请联系管理员删除 计数动态扫描显示电路 1.实验目的（1）学习 Quartus II 8.0 软件的基本使用方法。（2）学习 GW48-CK EDA实验开发系统的基本使用方法。（3）了解 VHDL 程序中

9、数据对象、数据类型、顺序语句和并行语句的综合应用。2.实验内容 设计并调试一个由两个 4 位二进制并行加法器级联而成的 8 位二进制并行加法器。3.实验内容（1）开发软件：Quartus II 8.0。（2）实验设备：GW48-CK EDA实验开发系统。（3）拟用芯片：EPM7128S-PL84。4.实验设计 (1）系统原理框图 为了简化设计并便于显示，该计数动态扫描显示电路分为两个层次，底层电路包括四个十进制计数器模块CNT10、动态显示控制信号产生模块CTRLS、数据动态显示控制模块 DISPLAY 等六个模块，再由这六个模块按照图所示的原理图构成顶层电路 DTCNT9999。精品文档 收

10、集于网络，如有侵权请联系管理员删除 (2）VHDL 程序 十进制计数器模块 CNT10 的 VHDL 程序见 09999 的计数器电路，其余两个模块的 VHDL 程序如下：1)CTRLS 的 VHDL 源程序 -CTRLS.VHD LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRLS IS PORT(CLK:IN STD_LOGIC;SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END ENTITY CTRLS;ARCHITECTURE ART OF

11、 CTRLS IS SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN PROCESS(CLK)IS BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT=111 THEN CNT=000;ELSE CNT=CNT+1;END IF;END IF;END PROCESS;SELCOMCOMCOMCOMCOMCOMCOMCOMCOM=11111111;END CASE;END PROCESS P1;-LEDWDATADATADATADATADATASEGSEGSEGSEGSEGSEGSEGSEGSEGSEGSEG=00000000;END CASE;END PROCESS P2;END ARCHITECTURE;(3)仿真波形设置 精品文档 收集于网络，如有侵权请联系管理员删除 09999 计数的时序仿真结果 5.实验总结 经过本次实验，对Quartus II有了更深入的了解，以及学会了更多操作。用原理图的方法输入顶层电路时，要先生成底层模块的电路图；时序仿真时，要注意输入信号的合适设置。