基于fpga的fir滤波器的程序设计8阶--本科毕业设计论文.doc

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1、基于FPGA的FIR滤波器的程序设计 题 目 基于FPGA的FIR滤波器的程序设计学生姓名 专业班级 学 号 院 （系） 指导教师 完成时间 课 程 设 计 任 务 书题目 基于FPGA的FIR滤波器的程序设计 专业、班级 学号 姓名 主要内容、基本要求、主要参考资料等：主要内容：要求学生使用硬件描述语言（Verilog 或者 VHDL）设计基于FPGA的FIR滤波器的源程序。FIR滤波器的阶数为8；FIR滤波器的类型为低通，截止频率可以自行设计；FIR滤波器的系数可借助Matlab FDA tool 给出。基本要求：1、 学会quartusII的使用，掌握FPGA 的程序设计方法。2、学会

2、MATLAB 的使用，掌握Matlab FDA tool的使用。3、掌握硬件描述语言语法。 4、程序设计完成后要求在quartusII中实现功能仿真。主要参考资料：1、周润景.基于Quartus的FPGA/CPLD数字系统设计实例M.电子工业出版社.2007,82、褚振勇. FPGA设计及应用（第三版）M.西安电子科技大学出版社.2012,43、陈怀琛.MATLAB及在电子信息课程中的应用M.北京：电子工业出版社.2008,1完 成 期 限： 2015.6.212015.6.28 指导教师签名： 课程负责人签名： 2015年 6月 18日基于FPGA的FIR滤波器的程序设计摘 要 在现代通信领

3、域中，FIR数字滤波器以其良好的线性特性被广泛使用，属于数字信号处理的基本模块之一。在实践中，往往要求对信号处理有实时性和灵活性，而已有的一些软件和硬件的实现方式则难以同时到达这两方面的要求。随着可编程逻辑器件和EDA技术的发展，使用FPGA来实现FIR滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用FPGA器件来实现FIR滤波器。本设计利用MATLAB软件中Matlab FDA tool设计一个FIR低通滤波器，导出所设计滤波器的系数，再利用Quartus软件，Verilog语言编写程序。程序设计完成后在quartusII中实现功能仿真。 关键词 Matlab FPGA

4、FIR低通滤波器 目 录中文摘要I1 概论21.1 课题的目的和意义21.2 FPGA技术的发展及应用31.3 FPGA软件设计工具Quartus II42 FIR数字滤波器的设计方法理论部分52.1 引言52.2 FIR数字滤波器的基础62.3 数字滤波器的设计原理72.4 Matlab直接FDAtool设计方式解析82.5 FDAtool设计模板及设计结果图93 FIR数字滤波器的设计方法程序分析部分133.1 Quartus及Verilog HDL介绍133.2 实际滤波器程序设计（8阶FIR数字低通滤波器）143.2.1 VerilogHDL的实现153.2.2 quartusII中功

5、能仿真194 总结20参考文献21附录221 概论1.1 课题的目的和意义 数字滤波器是一个离散时间系统（按预定的算法，将输入离散时间信号要求的输出离散时间信号的转换为所特定功能装置）。应用数字滤波器处理模拟信号时，首先须对输入模拟信号进行限带、抽样和模数转换。数字滤波器输入信号的抽样率应大于被处理信号带宽的两倍，其频率响应具有以抽样频率为间隔的周期重复特性，且以折叠频率即1/2抽样频率点呈镜像对称。为得到模拟信号，数字滤波器处理的输出数字信号须经数模转换、平滑。数字滤波器具有高精度、高可靠性、可程控改变特性或复用、便于集成等优点。数字滤波器在语言信号处理、图像信号处理、医学生物信号处理以及其

6、他应用领域都得到了广泛应用。它涉及到的领域很广，如通信系统，系统控制，生物医学工程，机械振动，遥感遥测，地质勘探，故障检测，电力系统，航空航天，自动化仪器等。数字滤波器的好坏对相关的众多工程技术领域影响很大，一个好的数字滤波器会有效的推动众多的工程技术领域改造和学科发展。所以对数字滤波器的工作原理，硬件结构和实现方法进行研究具有一定的意义。FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有

7、可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件。与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构，FPGA利用小型查找表（161RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了即可实现组合逻辑功能又可实现

8、时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式,并最终决定了FPGA所能实现的功能, FPGA允许无限次的编程。1.2 FPGA技术的发展及应用FPGA正处于高速发展时期，新型芯片的规模越大，成本也越来越低，低端的FPGA已逐步取代了传统的数字元件，高端的FPGA将会成为今后竞争的主流。自1985年问世以来，FPGA从集成电路与系统家族一个不起眼的小角色逐渐成为电子设计领域的重要器件。它极大地提高了设计灵活性并缩短

9、了产品上市时间，在通信、工业控制、航空领域中广泛应用。FPGA行业集中度很高，几家美国公司掌握着行业的“制空权”。特别是在航空航天及军工等特殊领域，美国等少数国家对先进的技术保持封锁。因此，发展国内FPGA产业不是要不要的问题，而是怎么发展的问题。国内IC企业介入FPGA的时间并不长，多数公司还处于学习阶段。Altera公司和Xilinx公司为代表的FPGA厂商，除了在FPGA产品线上不断推陈出新之外，也在不懈地提高开发软件的设计能力，他们的软件产品在很多方面一点也不逊色于专业的EDA厂商，所以从这个角度来说，FPGA厂商也是EDA公司。这里的代表性产品就是Altera公司的Quartus I

10、I开发软件和Xilinx公司的ISE开发软件。Altera的FPGA开发工具已经经历了四代。从最初的基于DOS的A+Plus，发展到Max+Plus，1991年推出基于Windows的开发工具Max+Plus II。Max+Plus II在FPGA设计工具里是一个划时代的产品，它提供了一种与结构无关的图形化设计环境，功能强大，使用方便。设计者无须精通器件内部的复杂结构，而只需要使用自己熟悉的设计输入工具（如原理图或者HDL语言）把自己的设计输入到计算机中，Max+Plus II就会自动把这些设计转换成最终结构所需的格式，用户只要把最后生成的配置数据通过下载电缆下载到芯片中，即完成了所有的工作。

11、Quartus II是Altera公司在2001年推出的第四代开发工具，是一个集成化的多平台设计环境，能够直接满足特定设计需要，在FPGA和CPLD设计各个阶段都提供了工具支持，并为可编程片上系统(SOPC)提供全面的设计环境，是一个系统级的高效的EDA设计工具。而且，随着器件结构和性能的不断提高，器件集成度的不断扩大，Altera始终能够同步推出与之相适应的开发工具，满足了设计者的要求，近年来一直保持着一年一个新版本的更新进度。1.3 FPGA软件设计工具Quartus IIAltera公司和Xilinx公司为代表的FPGA厂商，除了在FPGA产品线上不断推陈出新之外，也在不懈地提高开发软件

12、的设计能力，他们的软件产品在很多方面一点都不逊色于专业的EDA厂商，所以从这个角度来说，FPGA厂商也是EDA公司。这里的代表性产品就是Altera公司的Quartus II开发软件和Xilinx公司的ISE开发软件。Altera的FPGA开发工具已经经历了四代。从最初的基于DOS的A+Plus，发展到Max+Plus，1991年推出基于Windows的开发工具Max+Plus II。Max+Plus II在FPGA设计工具里是一个划时代的产品，它提供了一种和结构无关的图形化的设计环境，功能强大，使用方便。设计者无需精通器件内部的复杂结构，而只需要使用自己熟悉的设计输入工具（如原理图或者HDL

13、语言）把自己的设计输入到计算机中，Max+Plus II就会自动把这些设计转换成最终结构所需的格式，用户只要把最后生成的配置数据通过下载电缆下载到芯片中，即完成了所有的工作。Quartus II是Altera公司在2001年推出的第四代开发工具，是一个集成化的多平台设计环境，能够直接满足特定的设计需要，在FPGA和CPLD设计各个阶段都提供了工具支持，并为可编程片上系统（SOPC）提供全面的设计环境，是一个系统级的高效的EDA设计工具。而且，随着器件结构和性能的不断提高，器件集成度的不断扩大，Altera始终能够同步推出与之相适应的开发工具，满足了设计者的要求，近年来一直保持这一年一个新版本的

14、更新进度。Altera公司的Quartus II软件是一种集编辑，编译，综合，布局布线，仿真与器件编程于一体的集成设计环境。Quartus II软件支持基于VHDL与Verilog HDL等硬件描述语言的设计和基于图形的设计，内部嵌有VHDL和Verilong HDL的逻辑综合器，也支持利用第三方的综合工具进行逻辑综合。进行设计仿真时，既可以利用Quartus II软件自己的仿真工具，也可以利用如ModelSim等第三方仿真工具。Quartus II软件除了进行基于FPGA的一般的数字系统开发外。还可以与MATLAB和DSP Builder结合，进行基于FPGA的DSP系统开发；使用内嵌的SO

15、PC Builder设计工具，配合Nios II IDE集成开发环境，进行基于Nios II软核处理器的嵌入式系统开发。 Quartus II软件的设计流程遵循典型的FPGA设计流程，包括设计输入，综合，布局布线，时序分析，仿真验证，编程配置等设计步骤，以及与布局布线有关的功耗分析，调试，工程更改管理，与时序分析和仿真验证有关的时序逼近。2 FIR数字滤波器的设计方法理论部分2.1 引言数字滤波器的功能一般是用来变换时域或者频域中某些要求信号的属性，滤除信号中某一部分频率分量。经过数字滤波器的信号是让其频谱与数字滤波器的频率响应相乘从而得出新的结果。经过一个线性卷积过程，从时域上输入信号与滤波

16、器的单位冲击响应作一个卷积和。下面是卷积定义式： （1）LTI数字滤波器在一般情况下分为有限脉冲响应（Finite impulse response）和无限脉冲响应(Infinite impulse response)，FIR数字滤波器的设计方法和IIR滤波器的设计方法有很大的差别。因为其设计方向是选择有限长度的h(n)，使频率响应函数H(e)满足指标。数字滤波器正在用直接的电子计算机规范和算法进行分析的方式来逐渐代替传统的模拟滤波器的RLC元器件和放大电路。2.2 FIR数字滤波器的基础首先介绍FIR数字滤波器基本原理，通常情况下一般数字滤波器的N阶FIR数字滤波器基于输入信号x(n)的表达

17、式为： （2）这个公式给我们了一个非常明了的直接型网络结构，该结构表现出N个乘法器，每次采样y(n)的内容是n次乘法和n-1次加法，然后做乘累加之和。如图2-1所示：图2-1 FIR滤波器直接型网络结构从DSP的介绍中，第一类线性相位对h(n)的约束条件： （3） (4)由公式（3），（4）我们可以推出： （5）移相并利用三角公式化简得到： (6)从数字信号处理学科中知道函数关于求和区间的中心（N-1）/2奇对称，于是我们要求和h(n)满足如下条件： 其中对应的有 （7）图2-2 线性相位FIR滤波器结构若h(n)呈现对称特性，即此具有线性相位的滤波器是FIR数字滤波器。滤波器的基础网络结构可

18、以相互进行转换。在前面本文已经讨论过， FPGA的实现中将对各种方法进行比较，找出最优设计方式。从而达到减少资源占有和提高系统作业速度的目的，更好的体现实时性的数字滤波器优势。2.3 数字滤波器的设计原理在数字信号处理技术的研究中，一般是使用的三种设计方法：窗函数法，FDATool直接设计法，程序编译法。本文首先使用窗函数和Matlab软件共同进行设计。随着软件技术的不断发展，Matlab软件能给设计者带来的数字信号处理工作已经非常的完善和多样了，设计者可以利用Matlab软件进行数字滤波器的设计和仿真，而且还可以用这款软件进行设计的优化。数字滤波器的一般设计步骤如下：1.指标的确定做任何工程

19、或者设计，设计者都必须要有一个期望的指标用来限制设计范围。在很多的实际应用中，设计者常常都是使用数字滤波器做选频的工作。因此，指标的形式一半在频域中给出相位响应和幅度。相位响应的指标形式，一半是指系统在通频带中药有线性相位。幅度指标：绝对指标，它给出对幅度响应函数的要求，一般用于FIR滤波器的设计。相对指标，以分贝值的形式给出具体限制。2.逼近目标设计者做高频的时候大概都有一个模式，就是首先得到技术指标，然后利用我们的技术和工具让我们的产品去逼近这个指标。同理我们首先建立以个目标的数字滤波器模型。一般情况下都是采用理想的数字滤波器模型，然后去逼近我们想要的目标数字滤波器参数。3.计算机仿真和性

20、能优化分析在工作中我们发现通过（1）、（2）之后本文会得到以差分、系统函数或者冲击响应这三种方式描述的滤波器。这个时候设计者可以利用计算进行仿真，在系统中分析技术指标和滤波结果是否是希望得到的结果。图2-3各种理想数字滤波器的幅度频率响应2.4 Matlab直接FDAtool设计方式解析FDATool(Filter Design & Analysis Tool)是MATLAB信号处理工具箱里专用的滤波器设计分析工具，MATLAB6.0以上的版本还专门增加了滤波器设计工具箱(Filter Design Toolbox)。FDATool可以设计几乎所有的基本的常规滤波器，包括FIR和IIR的各种设

21、计方法。它操作简单，方便灵活。FDATool界面总共分两大部分，一部分是Design Filter，在界面的下半部，用来设置滤波器的设计参数，另一部分则是特性区，在界面的上半部分，用来显示滤波器的各种特性。Design Filter部分主要分为：Filter Type(滤波器类型)选项，包括Lowpass(低通)、Highpass(高通)、Bandpass(带通)、Bandstop(带阻)和特殊的FIR滤波器。Design Method(设计方法)选项，包括IIR滤波器的Butterworth(巴特沃思)法、Chebyshev Type I(切比雪夫I型)法、 Chebyshev Type I

22、I(切比雪夫II型) 法、Elliptic(椭圆滤波器)法和FIR滤波器的Equiripple法、Least-Squares(最小乘方)法、Window(窗函数)法。Filter Order(滤波器阶数)选项，定义滤波器的阶数，包括Specify Order(指定阶数)和Minimum Order(最小阶数)。在Specify Order中填入所要设计的滤波器的阶数(N阶滤波器，Specify OrderN-1)，如果选择Minimum Order则MATLAB根据所选择的滤波器类型自动使用最小阶数。Frenquency Specifications选项，可以详细定义频带的各参数，包括采样频率

23、Fs和频带的截止频率。它的具体选项由Filter Type选项和Design Method选项决定，例如Bandpass(带通)滤波器需要定义Fstop1(下阻带截止频率)、Fpass1(通带下限截止频率)、Fpass2(通带上限截止频率)、Fstop2(上阻带截止频率)，而Lowpass(低通)滤波器只需要定义Fstop1、Fpass1。采用窗函数设计滤波器时，由于过渡带是由窗函数的类型和阶数所决定的，所以只需要定义通带截止频率，而不必定义阻带参数。2.5 FDAtool设计模板及设计结果图FIR 8阶低通滤波器总体设计参数图2-5 FIR 8阶低通滤波器总体设计参数滤波器幅频响应图2-5-

24、1 滤波器幅频响应滤波器相频响应图2-5-2 滤波器相频响应滤波器的幅频和相频响应 图2-5-3滤波器的幅频和相频响应冲击响应图2-5-4冲击响应阶跃响应图2-5-5阶跃响应零点响应 图2-5-6阶跃响应滤波器系数Export对话框 图2-5-7滤波器系数Export对话框滤波器系数 图2-5-8滤波器系数3 FIR数字滤波器的设计方法程序分析部分3.1 Quartus及Verilog HDL介绍Quartus II 属于Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多

25、种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 此外，Quartus II 通过和DSP Builder工具与

26、Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardC

27、opy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境， 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。Verilog HDL是目前应用最为广泛的硬件描述语言。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。该语言适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述。Verilog HDL进行设计最大的优点是其工艺无关性。这使得我们在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设

28、计的要求施加不同的约束条件，即可设计出实际电路。VerilogHDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASIC和FPGA的设计之用。VerilogHDL 的设计者想要以 C 编程语言为基础设计一种语言，可以使工程师比较容易学习。3.2 实际滤波器程序设计（8阶FIR数字低通滤波器）FPGA实现FIR滤波器，首先进行指标选定和Matlab软件参数仿真，然后执行基于Verilog方法的硬件实现中用移位方法代替了乘法运算。设计要求：（1）采样频率Fs=4.8KHz（2）截止频率Fc=10.8KHz（4）窗口类型为kaiser窗

29、，=0.5 （5）滤波器长度为8 3.2.1 VerilogHDL的实现这个方法的实现中，使用了移位代替乘法运算来实现滤波器乘加的方法。由于滤波器系数都是小数，所以我们先左移7位（即放大128倍），再用相应的移位来近似这些系数，最后经过乘加运算得到结果，对这个结果再右移7位（即缩小128倍）即可得出正确的结果。 各个系数的移位情况如下：其中2表示左移1位，1表示不移位，0.5表示右移1位，其他依次类推：128h(0)=1280.036=0.4608=0.5-0.03125128h(1)=1280.0127=1.6256=1+0.5+0.125128h(2)=1280.0417=5.3376=4

30、+1+0.25+0.625+0.03125128h(3)=1280.0878=11.2384=8+4-1+0.25128h(4)=1280.1318=16.8704=16+1-0.125128h(5)=1280.8500=108.800=128-16-4+0.25+0.0625得到：sum=(t36)-(t33)+t3+t37,t37,t37:2 + (t24)+(t23)+t27,t27:1+t27,t27,t27:2+t27,t27,t27,t27,t27:4 -(t12)-(t11)-t17,t17:1-t17,t17,t17,t17,t17,t17:5 -(t03)-(t02)+t0-

31、t07,t07:1-t07,t07,t07,t07,t07,t07:5;/64-8+1+0.25=57.262/16+8+0.5+0.25+0.0625=24.8192/4+2+0.5+0.03125=6.5536/8+4-1+0.5+0.03125=11.5328/-0.0901,-0.0512,0.1939,0.4474,0.4474,0.1939,-0.0901,-0.0512/-11.5328,-6.5536,24.8192,57.2672,57.2672,24.8192,-6.5536,-11.5328,根据以上所有思想我们可以得出以下8阶FIR数字滤波器的Verilog程序如下：m

32、odule fir(clk,rst,x,y);input clk,rst;input 7:0x;output 7:0y;reg7:0y;reg7:0tap0,tap1,tap2,tap3,tap4,tap5,tap6,tap7;reg7:0t0,t1,t2,t3;reg7:0sum;always(posedge clk)begin if(rst) begin y=0; t0=0; t1=0; t2=0; t3=0; end else; begin t0=tap3+tap4; t1=tap2+tap5; t2=tap1+tap6; t3=tap0+tap7; sum=(t36)-(t33)+t3

33、+t37,t37,t37:2 + (t24)+(t23)+t27,t27:1+t27,t27,t27:2+t27,t27,t27,t27,t27:4 -(t12)-(t11)-t17,t17:1-t17,t17,t17,t17,t17,t17:5 -(t03)-(t02)+t0-t07,t07:1-t07,t07,t07,t07,t07,t07:5;/64-8+1+0.25=57.262/16+8+0.5+0.25+0.0625=24.8192/4+2+0.5+0.03125=6.5536/8+4-1+0.5+0.03125=11.5328/-0.0901,-0.0512,0.1939,0.4

34、474,0.1939,-0.0901,-0.0512/-11.5328,-6.5536,24.8192,57.2672,57.2672,24.8192,-6.5536,-11.5328,tap7=tap6;tap6=tap5;tap5=tap4;tap4=tap3;tap3=tap2;tap2=tap1;tap1=tap0;tap0=x;y=sum7,sum7,sum7,sum7,sum7,sum7,sum7,sum7:7; end end EndmoduleVerilog HDL仿真代码module fir_test; /inputs reg clk;reg rst;reg7:0x;/out

35、putswire7:0y;/instantiate the unit under test (uut)fir uut(.clk(clk),.rst(rst),.x(x),.y(y);initial begin rst=0; forever begin #200 rst=1; end endinitial begin /initialize inputs clk=0; forever begin /wait 200 ns for global reset to finish #100 clk=1; #100 clk=0; /Add stimulus here end endinitial beg

36、in forever begin #200x=8h44; #200x=8h39; #200x=8h53; #200x=8h58; #200x=8h64; #200x=8h86; #200x=8h83; #200x=8h94; end end endmodule3.2.2 quartusII中功能仿真在ModelSim-Alter 软件中仿真的波形图如下： 图3-2-2 仿真波形图4寄存器模块在本设计中使用带异步复位rst端的D触发器，当rst=1时，输出信号q=0，当rst=0且上升沿脉冲到达时q=d，即延迟了一个在周期。其程序代码如下： LIBRARY ieee; USE ieee.std_

37、logic_1164.all; ENTITY jicunqi IS PORT (rst,clk: IN STD_LOGIC; d:IN STD_LOGIC_VECTOR (9 DOWNTO 0); q:OUT STD_LOGIC_VECTOR (9 DOWNTO 0); END jicunqi; ARCHITECTURE dff8 OF jicunqi IS BEGIN PROCESS (rst,clk) BEGIN IF(rst=1)THEN q0); ELSIF(clkEVENT AND clk=1)THEN q=d; END IF; END PROCESS; END dff8; 程序编译

38、后就可进行仿真，仿真结果如图5-8所示：5 总结 在这次的课程设计中，将以前的所学知识得到一个综合的应用和巩固学习。通过这次课设学习到了，具体滤波器的设计与应用。这次设计的是个低通滤波器，但可以举一反三的效果，以后无论是高通，带通，带阻滤波器都会设计应用。另外，这次课设让我重新熟悉到了，功能强大的matlab工具软件。通过课设现在可以进一步的对matlab中一些功能函数的运用。回顾这一周，我收获了很多，不仅巩固了以前老师所讲的东西，也学到了许多以前上课没注意到的地方。比如，对FIR滤波器知识方面的，虽然上学期学过数字信号处理，但那时老师只是讲了一些基本知识，由于这部分知识很抽象，难度很大，所以

39、当时也没学好，经过这次课程设计，我又从新翻阅了以前的课本，细细品味了这方面的知识，然后才开始这次的设计，使我对这样抽象的知识有了更直观的认识，以前只是老师在上面讲，对其为什么这样做并不知道，但通过这次的课程设计，我弄清了原因，所以真信感谢这次课程设计，使我巩固了以前的很多知识。 参考文献1 周润景.基于Quartus的FPGA/CPLD数字系统设计实例M.电子工业出版社.2007,82 褚振勇. FPGA设计及应用（第三版）M.西安电子科技大学出版社.2012,43 陈怀琛，.MATLAB及在电子信息课程中的应用M.北京：电子工业出版社.2008,14 王金明，冷自强，EDA技术与Verilog设计M.北京：科学出版社.20085 程佩青. 数字信号处理教程（第三版）M.北京：清华大学出版社，20076 杜勇，路建功，数字滤波器的MATLAB与FPGA实现M北京：电子工业出版社，2012,3附录FIR滤波器RTL图20