【精品】Verilog HDL数字设计实训教程第1章 Verilog HDL数字设计实训基础精品ppt课件.ppt
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1、Verilog HDL数字设计实训教程第1章 Verilog HDL数字设计实训基础第第1章章 Verilog HDL数字设计实训基础数字设计实训基础第第2章章 接口类实训项目接口类实训项目第第3章章 数字系统应用类实训项目数字系统应用类实训项目第第4章章 NiosII处理器实训项目处理器实训项目第1章 Verilog HDL数字设计实训基础1.1实训平台实训平台1.2 基于基于QuartusII的数字设计流程的数字设计流程1.3分频器设计分频器设计1.4 同步有限状态机设计同步有限状态机设计 1.5 小结小结 1.1 实训平台实训平台图图1-1 1-1 开开发发板板结结构构图图(顶层顶层和底
2、和底层层)1.1 实训平台实训平台实训平台提供了以下外设资源:实训平台提供了以下外设资源:(1)4个按键;个按键;(2)4位位LED;(3)2个数码管;个数码管;(4)1个液晶接口个液晶接口LCD1602;(5)1个个UART接口;接口;(6)8M SDRAM;(7)4M FLASH。1.1 实训平台实训平台图图1-4 1-4 数数码码管管电电路路连连接接图图和管脚和管脚对应图对应图2 2个数个数码码管管:1.1 实训平台实训平台图图1-5 1-5 液晶液晶电电路路连连接接图图和管脚和管脚对应图对应图 1 1块块液晶液晶:1.1 实训平台实训平台图图1-6 UART1-6 UART电电路路连连
3、接接图图和管脚和管脚对应图对应图 1 1个个UART:UART:1.1 实训平台实训平台图图1-7 1-7 时钟时钟源源电电路路连连接接图图和管脚和管脚对应图对应图 时钟时钟源源:1.1 实训平台实训平台图图1-8 1-8 复位复位电电路路连连接接图图和管脚和管脚对应图对应图 复位复位电电路路:1.2 基于基于QuartusII的数字设计的数字设计流程流程图图1-9 Quartus II1-9 Quartus II设计设计流程流程编写一个简单的编写一个简单的Verilog HDL语言程序语言程序【例【例1-1】实现一个】实现一个led灯的闪烁,闪烁周期为灯的闪烁,闪烁周期为1s module
4、led_blink(clk,led);input clk;output led;wire clk_1Hz;divf_led_blink U1(clk,clk_1Hz);ctrl_led_blink U2(clk_1Hz,led);endmodule/分频电路分频电路,由由50MHz产生产生1Hz的频率的频率module divf_led_blink(input clk,output reg clk_1Hz);integer p;always(posedge clk)if(p=25000000-1)begin p=0;clk_1Hz=clk_1Hz;endelse p=p+1;endmodule
5、/控制控制led闪烁闪烁module ctrl_led_blink(input clk_1Hz,output reg led);always(posedge clk_1Hz)led=led;endmodule例例1-1说明说明(1)模块)模块led_blink通过调用两个模块来实现本设计,通过调用两个模块来实现本设计,如图如图1-10所示。模块所示。模块divf_led_blink实现分频,将实现分频,将50MHz的频率分频得到的频率分频得到1Hz的频率;模块的频率;模块ctrl_led_blink实现实现led灯的闪烁控制。灯的闪烁控制。图图1-10 1-10 例例1-11-1的的顶层实现顶
6、层实现框框图图(2)divf_led_blink实现分频,使用加法计数器对时实现分频,使用加法计数器对时钟信号进行分频。钟信号进行分频。QuartusIIQuartusII设计流程设计流程 1 1创建工程准备工作创建工程准备工作 图图1 1-11 -11 选择编辑选择编辑文件及其文件及其语语言言类类型型QuartusIIQuartusII设计流程设计流程 1 1创建工程准备工作创建工程准备工作 图图1 1-12-12 键键入源程序并存入源程序并存盘盘QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程 图图1-13 选择创选择创建新工程建新工程QuartusIIQuar
7、tusII设计流程设计流程2.2.创建工程创建工程 图图1-14 1-14 工程位置、工程名称、工程位置、工程名称、顶层顶层模模块块名名QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程 图图1-151-15 将所有相关的文件都加入将所有相关的文件都加入进进此工程此工程 QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程图图1-161-16 选择选择目目标标FPGAFPGA器件器件QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程图图1-171-17 选择选择第三方工具第三方工具QuartusIIQuartusII设
8、计流程设计流程2.2.创建工程创建工程图图1-18 1-18 使用使用modelsimmodelsim作作为为仿真工作的仿真工作的设设置置 QuartusIIQuartusII设计流程设计流程2.2.创建工程创建工程图图1-191-19 工程工程层层次界面和次界面和设计设计文件界面文件界面QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图1-201-20 设设置置对话对话框框QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图1-21 1-21 DeviceDevice设设置置对话对话框框QuartusIIQuartusII设计流程设计
9、流程3 3编译设置编译设置 图图1-221-22 选择选择配置器件的工作方式配置器件的工作方式 QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图1 1-23-23 选择选择配置器件和配置器件和编编程方式程方式 QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图1-241-24 未用管脚未用管脚设设置置QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图1-251-25 编译进编译进度度QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图1-261-26 全程全程编译编译后出后出
10、现报错现报错信息信息QuartusIIQuartusII设计流程设计流程3 3编译设置编译设置 图图1-271-27 全程全程编译编译成功后的成功后的汇总汇总信息信息4 4仿真验证仿真验证图图1-281-28 选择选择Vector waveform fileVector waveform file界面界面QuartusII设计流程设计流程4 4仿真验证仿真验证 图图1-29 1-29 仿真仿真测试测试向量波形文件向量波形文件QuartusII设计流程设计流程4 4仿真验证仿真验证 图图1-301-30 仿真波形信号仿真波形信号设设置置QuartusII设计流程设计流程4 4仿真验证仿真验证 图
11、图1-31 1-31 加入了待加入了待观观察信号的波形察信号的波形图图QuartusII设计流程设计流程4 4仿真验证仿真验证 QuartusII设计流程设计流程图图1-32 1-32 设设置置仿真仿真时间时间最小最小间间隔隔4 4仿真验证仿真验证 QuartusII设计流程设计流程图图1-33 1-33 设设置置仿真仿真时间长时间长度度4 4仿真验证仿真验证 QuartusII设计流程设计流程图图1-341-34 设设置好的激励波形置好的激励波形图图4 4仿真验证仿真验证 QuartusII设计流程设计流程图图1-35 1-35 功能仿真功能仿真设设置界面置界面4 4仿真验证仿真验证 Qua
12、rtusII设计流程设计流程图图1-361-36 功能仿真波形功能仿真波形输输出出 4 4仿真验证仿真验证 QuartusII设计流程设计流程图图1-37 1-37 时时序仿真序仿真设设置界面置界面5 5引脚锁定和硬件验证引脚锁定和硬件验证 QuartusII设计流程设计流程图图1-381-38 引脚引脚锁锁定定对话对话框框图图5 5引脚锁定和硬件验证引脚锁定和硬件验证QuartusII设计流程设计流程图图1 1-39-39 设设置置USBUSB硬件端口硬件端口5 5引脚锁定和硬件验证引脚锁定和硬件验证 QuartusII设计流程设计流程图图1 1-40-40 下下载载界面界面5 5引脚锁定和
13、硬件验证引脚锁定和硬件验证 QuartusII设计流程设计流程图图1 1-41-41 选择选择下下载载文件文件5 5引脚锁定和硬件验证引脚锁定和硬件验证 QuartusII设计流程设计流程图图1-42 led1-42 led灯灯闪烁闪烁的效果的效果1.3 分频器设计分频器设计分分频频器器电电路是非常有用的一种路是非常有用的一种电电路,路,分分频频的方法很多,最常的方法很多,最常见见的是利用加的是利用加法法计计数器数器对时钟对时钟信号信号进进行分行分频频。1.3 分频器设计分频器设计【例【例1-2】参数型参数型2n分频,占空比为分频,占空比为50%module divf_2powN(rst,cl
14、k,en,clk_N);input rst,clk,en;output clk_N;parameter N=2;regN-1:0 count;always(posedge clk)beginif(rst)count=0;else if(en)count=count+1;endassign clk_N=countN-1;endmodule 1.3 分频器设计分频器设计【例【例1-3】参数型奇数分频,要求占空比为参数型奇数分频,要求占空比为50%moduledivf_oddn(clk,clk_N);input clk;output clk_N;parameter N=3;integer p,q;r
15、eg clk_p,clk_q;always(posedge clk)/N分频设计例分频设计例,体会其算法体会其算法(占空比占空比50%)begin if(p=N-1)begin p=0;clk_p=clk_p;end else p=p+1;endalways(negedge clk)begin if(q=N-1)q=0;else q=q+1;if(p=(N-1)/2)clk_q=clk_q;endassign clk_N=clk_pclk_q;endmodule 图图1-43 1-43 任意奇数分任意奇数分频频仿真波形仿真波形1.3 分频器设计分频器设计【例【例1-4】参数型偶数分频,要求占空
16、比为参数型偶数分频,要求占空比为50%module divf_even(clk,clk_N);input clk;output reg clk_N;parameter N=6;integer p;always(posedge clk)begin if(p=N/2-1)begin p=0;clk_N=clk_N;endelse p=p+1;endendmodule图图1-44 1-44 任意偶数分任意偶数分频频仿真波形仿真波形1.3 分频器设计分频器设计【例【例1-5】可设置参数的任意整数分频器:占空比可变。可设置参数的任意整数分频器:占空比可变。module divf_parameter(rs
17、t,clk,en,clkout);input rst,clk,en;output clkout;integer temp;/最大值为最大值为2的的32次方次方parameter N=7,M=3;/N为分频系数为分频系数,M/N为占空比为占空比always(posedge clk)beginif(rst)temp=0;else if(en)if(temp=N-1)temp=0;else temp=temp+1;endassign clkout=(tempM)?1:0;endmodule图图1-45 1-45 占空比可占空比可变变的任意整数分的任意整数分频频仿真波形仿真波形 1.3 分频器设计分频
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