多功能数字钟设计.doc

《多功能数字钟设计.doc》由会员分享，可在线阅读，更多相关《多功能数字钟设计.doc（21页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、多功能数字钟设计实验报告 EDA（二）实验报告多功能数字钟设计摘要本实验根据设计要求，利用QuartusII软件设计了一个多功能闹钟，并对其进行编译、综合、仿真、调试、下载到器件中从而实现功能。本次实验设计的闹钟具有24小时正常计时、校时、校分、整点报时、显示星期和闹钟等功能。Abstract According to the experimental requirements,this experiment designs a digital clock which has various functionses by using QuartusII software.After the c

2、lock is designed,we make it to be compiled, synthesized, simulated, debugged , download to the device and so the function will be carried out in the device.The clock that we design have many functions: the normal timing function, school hour function, school minute function,whole hour calling functi

3、on,show week function,alarming function and so on.关键词多功能时钟 QuartusII 校时 校分 闹钟 调试 仿真AbstractMulti-function clock QuartusII school hourSchool minute alarm Debugging Simulation目录1、设计要求说明4 1.1 设计目的4 1.2 设计要求42、整体电路设计原理4 2.1 整体电路设计原理4 2.2 整体电路图53、各子模块设计原理5 3.1分频电路设计6 自己的创新，用VHDL语言来写8 3.2计时电路设计103.3校时、校分电

4、路设计12 3.4整点报时电路设计143.5译码显示电路设计153.6闹钟电路设计15 3.7星期功能电路设计174、调试与仿真185、编程下载186、设计中遇到的困难197、实验收获与感受208、参考文献21（说明，具体详细的原电路和实验截图见电子版,本实验报告只含部门截图）1、 设计要求说明1.1 设计目的（1） 熟悉使用QuartusII软件。（2） 掌握数字钟的组成以及工作原理。（3） 熟悉下载板结构机器引脚分配。1.2 设计要求（1） 设计24小时计时电路，完成0时0分00秒23时59分59秒的计时功能。（2） 设计校分电路，在任意时刻，拨动校分开关，可以进行快速校分。（3） 设计校

5、时电路，在任意时刻，拨动校时开关，可以进行快速校时。（4） 设计星期显示功能，在小时数前面显示星期数。（5） 设计整点报时功能，使数字计时器从59分53秒开始报时，每隔两秒发一声，共三声低音，一声高音。（6） 设计闹钟功能，当时钟达到预先设定的时间时，闹铃响起。（7） 对每一单元电路进行模拟仿真，首先通过仿真图形判断电路的正确与否，进行改正，再仿真，直到仿真通过。（8） 设计总体电路，整合封装，形成完整的电路设计。2、 整体电路设计原理 2.1 整体设计电路原理多功能数字钟电路由时钟产生模块、计时模块、译码显示模块、整点报时模块、校时校分模块及系统清零模块等部分组成。整体方案图如下：闹钟电路计

6、时电路脉冲电路译码显示电路校时校分电路清零电路报时电路2.2 整体电路图3、 各子模块设计原理 3.1 分频电路设计分频电路是为计时器提供计时脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。EDA实验系统的输入时钟为48MHz，那么要产生1Hz的脉冲信号，则要对输入时钟48MHz进行分频。（1） 模2 （2） 模5(3)模48 (4) 模1000 (5)将其封装组合,成为分频器,使其产生1Hz,2Hz,500Hz和1KHz的信号。分频电路的输出端1hz得到1HZ脉冲信号作为计时电路的时钟信号。输出端1Khz得到1KHZ脉冲信号作为动态显示的时钟信号。实验结束后我自己又尝试着使用了VH

7、DL语言来设计，自己运行了编译仿真可以产生正确的分频信号，虽然在实验过程中由于时间紧张自己没有采用这样的方法，但是课后自己还是尝试了一下。（这里的尝试和自己的原理图没有关系，只是自己出于好奇和尝试而做了这样的工作）集体程序如下。1）产生1HZ的分频电路 LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY kcoun48M ISPORT(A :IN std_logic; B :buffer std_logic);END kcoun48M;ARCHITECTURE kcoun48M_arc

8、OF kcoun48M ISSIGNAL counter :std_logic;BEGINPROCESS(A)VARIABLE counter1:integer RANGE 0 TO 48000000;CONSTANT md :integer := 24000000;BEGINIF(Aevent AND A=1)THENIF (counter1 = md) THENcounter1 :=0;counter = NOT counter;B = counter;END IF;counter1 := counter1+1;END IF;END PROCESS;END kcoun48M_arc;2）产

9、生1KHZ的分频电路LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY kcoun1K ISPORT(A :IN std_logic; B :buffer std_logic);END kcoun1K;ARCHITECTURE kcoun1K_arc OF kcoun1K ISSIGNAL counter :std_logic;BEGINPROCESS(A)VARIABLE counter1:integer RANGE 0 TO 48000000;CONSTANT md :integer

10、 := 24000;BEGINIF(Aevent AND A=1)THENIF (counter1 = md) THENcounter1 :=0;counter = NOT counter;B Pins”进行管脚分配，具体分配表可参照EDA设计实验指导书附表2；（3） 选择“file-save”保存分配并再次编译；（4） 在主菜单中点击“programmmer”，之后在弹出的对话框中选择“start”即可完成下载。 （5） 调试仿真编译下载的具体流程见下图6、 设计中遇到的困难（1） 在下载之后，出现秒的十位乱码的情况，且情况有规律性，如该出现“1”是有时出现“3”，出现“2”时有时出现“4”

11、，即定时出现N+2.后来经过大量时间的盘查才发现在译码器的部分有一个秒十位的标号写成了秒个位的标号，以前的实验中也出现过类似的简单问题却时常查不出来，与自己的粗心大意相关，要改正。实验最怕的就是粗心大意，以后的实验自己一定会更加认真仔细。（2） 硬件功能的检测，在本次实验的译码部分，曾经一度出现有一个译码管不亮的问题，起初以为是电路设计的问题，后来经几次验证发现电路没有问题，经过老师的指点我们发现是装置自身的问题，这也提醒我们学会硬件检测的重要性，否则很可能因此而浪费不必要的时间。（3） 在计数器的环节花了很多的时间，因为之间要考虑到清零，保持，进位等关系，出现了很多错误，但都得到了解决。（4

12、） 最终的闹钟部分没有很好的完成，因为其中的校分校时部分失效了，电路很简单但就是查不出原因。即只能当把闹钟设在零点，当始终走到零点的时候能听到“啪”的声音而没有闹钟声音。实验结束后看了一下其他同学的电路，但是原因还是没有查出来，也许这就是一点遗憾吧。（5） 不知道什么原因自己试着做清零的时候，可以实现清零功能，但是当给老师检查的时候却总是时十位没有彻底清除掉，我回来后仔细查了电路，完全没有问题，我想可能计时器也会紧张吧当自己被检查的时候，也许是缓冲或者哪里出了问题。最终感觉自己的实验做得还算是挺成功的。因为在一个星期内自己可以通过自己的学习，请教老师，同学做出一个这样的计时器，感觉自己还是挺厉

13、害的，也对得起自己熬了两个通宵。7、 实验收获与感受这次实验与以前的实验相比，更加需要大量的知识储备，首先就是对实验软件的熟悉，只有对软件熟悉之后才会快速无误的把实验电路连接起来，本次试验是我第一次接触到QuartusII软件，刚开始时对其非常的陌生，对操作页面和操作技巧都非常的不熟悉，但是经过了老师的讲解加上自己差不多一天的摸索，对这个软件有了一定的了解和熟悉，逐渐地学会了使用这个软件。之前需要复习上学期所学的计数器，译码器等知识。期间遇到了很多的问题，毕竟我们动手自己设计的机会不算多，原本以为自己会的东西一遇到实践就乱了手脚。经常因为一点错误而不知所措，进度有些慢了。很多课堂上的知识只有通

14、过亲手的实践才能真正的为己所用。本次实验给我深印象的就是“分模块设计”，原本十分复杂的电路设计，在进行了整体拆分、逐个分析之后感觉任务轻松了很多，同时逐个分析也可以精简电路的复杂度，减少最后的连线数目，大大降低了我的工作量。虽然单个模块在设计过程中同样遇到了许多困难，但是总算是功夫不负有心人，总体的电路还是顺利地完成了。当做到提高部分的时候心态就好多了，先做了比较简单的星期，然后做了闹钟，虽然闹钟的校时校分没有实现，但也自己动了脑筋设计了电路，也得到了锻炼，这一点总是好的。希望有更多这样的机会。最后还是衷心地感谢老师以及所有指导帮助过我们完成实验的大神和同学们。当看到最后自己设计的电路可以报时，听到那滴滴的报时声，心中的欢乐是无法用用语言表达的。8、 参考文献（1） 数字逻辑电路与系统设计 蒋立平 主编 电子工业出版社（2） EDA设计实验指导书 南京理工大学电子技术中心21