微型计算机原理与接口技术课后习题参考答案资料.doc

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1、Good is good, but better carries it.精益求精，善益求善。微型计算机原理与接口技术课后习题参考答案-微型计算机原理与接口技术习题与思考答案第章微型计算机概论1.1ABC1.2B1.3B1.4C1.5ABC1.6BD1.700000111B=7D=07H11010100B=212D=D4H01101010B=106D=6AH10110.101B=22.625D=16.AH11001.011B=25.375D=19.6H1.8127D=11111111B=FFH12.625D=1100.101B=C.AH225.9375D=11100001.1111B=E1.FH

2、18.3l25D=10010.0101B=12.5H206.125=11001110.001B=CE.2H1.910H=10000B=16D0.A8H=0.10101B=0.65625D28.9H=101000.1001B=40.5625D4B.2AH=1001011.0010101B=75.6762D20E.4H=1000001110.01B=526.25D1.10+37原=00100101B+37反=00100101B+37补=00100101B+37过余=10100101B+94原=01011110B+94反=01011110B+94补=01011110B+94过余=11011110B-

3、11原=10001011B-11反=11110100B-11补=11110101B-11过余=01110101B-125原=11111101B-125反=10000010B-125补=10000011B-125过余=00000011B1.11 补码00010101B的真值为+21D补码41H的真值为+65D补码9BH的真值为-101D补码FFH的真值为-1D补码11110101B的真值为-11D1.12A的ASCII码为41Ha的ASCII码为61Hg的ASCII码为67Hz的ASCII码为7AH0的ASCII码为30H9的ASCII码为39H*的ASCII码为2AH+的ASCII码为2BHC

4、R的ASCII码为0DH的ASCII码为25H1.12 一个1616字形点阵占用存储空间32B一个2424字形点阵占用存储空间72B一个3232字形点阵占用存储空间128B1.14（以8位补码为例）X补+Y补=+38补+100补=0001010B，溢出X补+Z补=+38补+-20补=00010010B，未溢出Y补-Z补=+100补-20补=01111000B，未溢出Z补-X补=-20补-+38补=11000110B，未溢出1.15X与Y=0100BX或Z=1111BY异或Z=1101B非Y=1001B1.16 微型计算机具有体积小、重量轻、功耗低；功能强；可靠性高；价格低廉；结构灵活、适应性强

5、；使用方便、维护容易等特点。1.17（略）1.18字长、内存容量、主频、运算速度、指令系统、可靠性、兼容性、性能价格比等。1.19微型计算机系统的组成（参考图1-3）第章Intel80x86微处理器2.1B2.2B2.3C2.4B2.5B2.6A2.7A2.88086微处理器的指令队列按照“先进先出”的原则进行指令的存取操作，可预存6个字节的指令代码，并供执行部件EU取指并执指，从而为EU与BIU并行操作提供支持。2.9超标量流水线结构是指微处理器内含有多个指令执行部件、多条指令执行流水线的结构。2.108086最大模式和最小模式的主要区别是：最小模式为单处理机模式，所有的总线控制信号都由CP

6、U直接产生，这种系统中的总线控制逻辑电路少，控制信号较少，一般不必接总线控制器。最大模式为多处理机模式，系统中包括两个或两个以上处理器，其中一个8086作主处理器，其他处理器为协处理器，最大模式下的控制信号较多，需要通过总线控制器8288与总线相连，控制总线驱动能力较强。通过MN/引脚进行最大模式或最小模式的选择，当MN/接入+5V电源时8086系统工作于最小模式，当MN/接地时系统处于最大模式状态。2.118086微处理器从功能上分为总线接口部件BIU和执行部件EU两部分。BIU的主要功能是逻辑地址到物理地址的转换、指令预取、根据EU所执行的当前指令要求进行存储器操作数的读/写。EU的主要功

7、能是：从BIU的指令队列中取来指令、对指令译码、执行，并产生相应的控制信号，另外控制ALU进行数据运算，向BIU提供访存的有效地址。2.12 OF、SF、ZF、AF、PF、CF、DF、IF、TF溢出时OF置位、结果为负时SF置位、结果为零时ZF置位、低四位向高位有进位时AF置位、结果的低8位中1的个数为偶时PF置位、结果的最高位向上有进位或有借位时CF置位。需要按递减顺序对字符串操作时DF置位、允许CPU接受INTR中断请求时IF置位、令CPU进行单步工作时TF置位。2.13执行一条指令所需的时间称为指令周期，CPU访问内存或I/O端口存/取一个数据或指令所用的时间为总线周期，时钟脉冲的重复周

8、期称为时钟周期。一个最基本的总线周期由4个时钟周期组成，一个指令周期由一个或多个总线周期构成。2.14当系统中存储器或I/O外设的速度较慢时，需要在T3状态之后插入Tw。2.15一个存储器写的总线操作过程及各引脚的变化情况是：从T1状态开始，20位物理地址出现在总线上，同时输出有效的低电平，ALE输出一个正脉冲，在ALE的下降沿对分时复用的地址进行锁存，并一直保持到T4状态，控制数据收发器的数据传输方向引脚DT/变为高电平，并一直保持到T4状态。进入T2状态，地址信息消失，CPU向AD15AD0发出数据，数据信息一直保持到T4状态，A19/S6A16/S3及/S7线上输出状态信息，并一直持续到

9、T4状态，数据允许信号降为低电平，允许数据收发器工作，读控制信号降为有效的低电平，使被选中的存储单元数据送上数据总线。进入T3状态后，CPU采样READY引脚，若READY为高电平，则无需插入Tw，直接进入T4状态，否则就在T3之后自动插入Tw，直到READY上升为高电平后进入T4状态。进入T4状态后，CPU认为存储器已经完成了数据的写入，结束本次总线读操作，、DT/、等信号失效，所有三态总线变为高阻状态，为下一个总线周期作准备。2.16因为8086微处理器的地址总线与数据总线是分时复用的，即不在同一时钟周期内使用，所以可以利用同一引脚既作地址线又作数据线，分时具有不同的功能。例如，AD0引脚

10、有时用作传输数据的数据总线D0，有时又作为输出地址信号的地址总线A0。2.17由于8086CPU内部寄存器是16位的，只能寻址64KB空间，而内存储器容量为1MB，CPU访存需要20位物理地址，所以8086存储系统把整个存储空间分成若干逻辑段，在CPU需要访存时，由指令给出逻辑地址（包括一个16位的段基址和一个16位的偏移地址），通过CPU内部的地址形成部件将逻辑地址转换为物理地址。8086系统内存储器的分段规则是：段起始地址必须能被16整除，即段起始单元物理地址的低四位为0000；每个段的容量不超过64KB。2.188086系统中物理地址的形成是由CPU内部的地址形成部件完成的：物理地址=段

11、基址16偏移地址。首单元物理地址：203A0H。尾单元物理地址：203BDH2.19输入操作2.20除CS为FFFFH外，其余各寄存器均为0，指令队列空2.2180386的内部主要包括：总线接口部件BIU、指令预取部件IPU、指令译码部件IDU、执行部件EU、存储器管理部件MMU。BIU用于在CPU访问存储器或I/O端口时产生必须的地址、数据和控制信号。IPU实现指令代码的预取。IDU负责从指令队列中获得指令并进行译码。EU完成指令所规定的操作。MMU负责将逻辑地址转换为物理地址。2.2280486较80386增加了高性能浮点运算部件（FPU）和高速缓冲存储器（Cache）（1）浮点运算部件F

12、PU。浮点运算部件专门用来完成一些超越函数和复杂的实数运算，它以极高的速度进行单精度或倍精度的浮点运算。浮点运算部件在80486芯片内部集成，且可以与高速缓存直接交换数据，有效地提高了微处理器的浮点运算能力和速度，它与80387所执行的是同一个指令系统，保持了同80387的兼容性，但其浮点处理性能却是80387的2.8倍。（2）高速缓冲存储器Cache。80486的片内配有一个8KB的高速缓冲存储器Cache，它用于存放CPU最近要使用的数据和指令。它采用4路组相联的结构，每路有128个高速缓存行，每行可存放16个字节（即128位）的信息。这个片内Cache既可存放数据，又可存放指令，它比片外

13、Cache进一步加快了CPU访问内存的速度，并减轻了系统总线的负载。2.23Pentium微处理器的数据Cache和指令Cache分别实现数据预取和指令预取的功能。2.24Pentium系列微处理器的主要特点是：1）采用超标量流水线结构，从而使CPU的运行速度成倍提高。2）采用双高速缓冲存储器结构，将指令Cache和数据Cache分离，使用它们同时分别预取指令和操作数。3）将常用指令进行固化，从而进一步提高指令的执行速度。4）采用全新设计的增强型浮点运算器（FPU），使得浮点运算速度大大提高。5）CPU内部采用指令预取和分支预测技术，从而大大提高了流水线的执行效率。6）系统可选择工作于实模式、

14、保护模式、虚拟8086模式或系统管理模式。7）系统使用64位的外部数据总线，提高了数据传输速度；采用PCI局部总线；系统内部还增强了错误检测与报告、支持多重处理等功能。第章半导体存储器及其接口3.1C3.2A3.3D3.4C3.5C3.6ABCDE地址线：1910111416数据线：481813.7A8片B8片C128片3.8（1）64K（2）8片（3）23.9存储容量、存取速度半导体存储器随机存取存储器（RAM）只读存储器（ROM）双极型RAMMOS型RAM静态RAM（SRAM）动态RAM（DRAM）掩膜ROM可编程ROM（PROM）可擦除可编程ROM（EPROM）电可擦除可编程ROM（E2

15、PROM）3.103.11存储器读写特点一般应用场合SRAM可读可写，读写速度快，只要不掉电信息就不丢失CacheDRAM可读可写，读写速度不及SRAM，需要定时刷新，只要不掉电信息就不丢失主存储器ROM信息在出厂前光刻写入，信息长期保存且不受掉电影响。但只能读出且不能再写入固化程序、微程序控制器PROM出厂后只可一次性再写入，写入后的信息不因掉电而丢失，只能读出但不能再写入自编程序，用于工业控制或电器中EPROM可多次紫外线擦除、高压重写入新信息，写入后的信息不因掉电而丢失，只能读出但不能随机再写入用于产品试制阶段试编程序E2PROM可读可写，写入后的信息不因掉电而丢失IC卡上存储信息Fla

16、shMemory可快速读写，写入后的信息不因掉电而丢失固态盘、IC卡3.12以单管DRAM为例，基本存储电路中信息信息的存放依靠电容，电容中有电荷时表示存储的信息为1，无电荷时表示存储的是0。由于任何电容都存在漏电问题，所以即使电容中有电荷，过一段时间后随着电荷的流失，信息也就丢失了。所以必须进行定期刷新，即每隔一定时间刷新一次，使电容中原来处于逻辑电平1的电荷又得到补充，而原来处于电平0的电容仍保持0。Intel2164芯片内部可寻址64K个单元（需要16条地址线），为了减少地址线引脚数（只引出8条地址线），该芯片采用分时复用技术，将片内地址线分为行地址线和列地址线，行地址选通信号和列地址选

17、通信号分别用于行、列地址的选通。还用于刷新时的地址选通信号。3.13第一片6116的寻址范围：00000H007FFH第二片6116的寻址范围：00800H00FFFH3.1432KB3.154FFFH3.16A9A0D7D4A11A10CABG1A12A19A15A14A132114D7D0A9A0CPUD3D02114D7D0A9A02114D7D0A9A02114D7D0A9A03.17由于计算机对存储器性能指标的基本要求是容量大、速度快、成本低，但是在一个存储器中却不能同时兼顾这些相互矛盾的指标。所以我们把各种不同存储容量、存取速度和价格的存储器按层次结构组织起来，并通过管理软件和辅助

18、硬件有机地组成统一的整体，使所存放的程序和数据按层次分布在各级存储器中，形成存储器系统的多级层次结构。一般计算机存储器系统的多级层次结构主要由CPU内部寄存器、高速缓冲存储器（Cache）、主存储器和辅助存储器组成，由它们构成的存储器组织能够充分发挥存储速度快、容量大、价格低的特点。3.18高速缓冲存储器（Cache）是一种存储容量较小但存取速度却很快的存储器，它位于CPU和主存之间，用来存放CPU频繁使用的指令和数据。由于使用Cache后可以减少对慢速主存的访问次数，解决了CPU与主存之间的速度差异，所以提高了CPU的工作效率。目前，在高档微型计算机中广泛使用高速缓冲存储器技术。虚拟存储器是

19、在“主存辅存”层次结构上进一步发展和完善的存储管理技术。虚拟存储器把主存和辅存视为一个统一的虚拟主存，提供比实际主存容量大得多的、可使编程空间不受限制的虚存空间；在程序中使用虚地址，使程序不必作任何修改，即可用接近主存的速度在这个虚拟存储器上运行。使得在用户心目中，计算机系统好像只有一个大容量、高速度、使用方便的存储器，而没有主存、辅存之分。目前，几乎所有的计算机都采用虚拟存储器系统。第章微型计算机输入/输出系统概述4.1接口是指CPU与主存储器、外部设备之间，或者两个主机之间进行连接的逻辑电路，是CPU与外界进行信息交换的通道。I/O设备种类繁多，结构和工作原理各不相同；各种I/O设备的工作

20、速度差异大，与CPU速度不匹配；不同的I/O设备工作时序有差异，难以与CPU配合；各种I/O设备的信息表示格式不一致；各种I/O设备所处理的信息类型及信号电平不一致。由于这些原因，若让CPU直接控制和管理各种I/O设备，直接与I/O设备交换数据，由CPU直接控制外设的启动、数据转换，就会增加CPU的负担，严重降低CPU的效率，降低整个系统的性能。所以主机与I/O外设交换数据时，要通过I/O接口进行连接，利用接口来控制和管理I/O设备，解决如上所出现的各种问题。4.2端口即I/O接口电路中的寄存器。端口4.3 1）数据缓冲与锁存功能。2）地址译码和设备选择功能。3）接收并执行CPU命令，控制和监

21、测外设的功能。4）数据格式转换功能。5）信号转换功能。6）中断或DMA管理功能。7）可编程功能。4.4 1）按数据传送方式分为并行接口和串行接口2）按输入/输出的信号类型分为数字接口和模拟接口3）按使用灵活性分为不可编程接口和可编程接口4）按接口使用的功能特征分为通用接口和专用接口4.5数据信息、状态信息和控制信息数据端口、状态端口、控制端口数据端口可读可写，状态端口只可读，控制端口只可写4.6I/O独立编址方式、存储器映像编址方式I/O独立编址方式下，外设端口与主存储器的地址空间分开，易于程序设计，I/O指令执行速度快，但是对端口操作的专用指令少，程序设计的灵活性差。存储器映像编址方式的指令

22、类型丰富，编程灵活、方便，端口地址空间和外设数目可以很多，读写控制逻辑也比较简单。但是对端口的寻址时间相对较长，延长了I/O操作时间，端口占用了存储器地址空间从而相对减少了主存的可用范围，由于访问存储器和端口的指令相同使得程序的可读性降低。I/O独立编址方式0000HFFFFH0000H03FFH4.7程序控制方式、中断控制方式、直接存储器存取方式（DMA方式）和输入/输出处理机方式（IOP方式）程序控制方式下的硬件接口电路和软件设计较简单，但是CPU效率较低，只可用于传送速度要求不高的场合；中断控制方式下的CPU可与多个外设同时并行工作，可以同时响应多个外设的中断请求，系统效率较高，适用于处

23、理中低速外设的I/O操作与随机请求的场合，尤其适合实时控制及紧急事件的处理，但因CPU在每次中断响应前后需要增加一些额外开销（用于断点和现场的保护与恢复），故这种方式不适合于需要频繁快速I/O的场合；DMA方式下的I/O数据传送速度快，系统的吞吐能力强，节省CPU的开销，系统效率高，但因需要DMAC，故硬件开销大，适合于高速外设与内存之间、内存的两个区域之间或两种高速外设之间的高速批量数据传输场合；IOP方式下的I/O工作由IOP独立控制，CPU的效率很高，IOP和CPU并行工作，但是其并行程度受到系统总线的限制，适用于高档微型计算机及大、中型计算机系统中。4.8在微型计算机系统中，主机与所有

24、部件都是通过数据总线进行数据传输的，在某一总线周期内，只有被选中的部件才能使用数据总线传输数据。对于输出设备，不可能在短短的一个总线周期内接收并驱动设备产生动作，所以需要在输出接口电路中安排锁存器，以便锁存输出的数据，使较慢的外设有足够的时间进行处理，避免数据丢失；对于输入设备，向主机传送数据时，主机不一定及时响应，不能马上取走数据，所以需要输入接口设置缓冲器暂时保存数据。所以在I/O接口电路中需要使用锁存器和缓冲器。4.9在中断传送方式中，由于慢速外设在自身准备就绪后才会向CPU发出中断请求，并且CPU通常是执行自己的主程序和任务，只有在接到外设的中断请求并响应后，才去运行中断服务子程序，处

25、理外部事件，处理后再恢复执行原来的主程序，这种中断方法使得CPU在一段时间内与外设并行工作，并可以同时管理多个外设的工作，所以说中断方式可以实现CPU与外设的并行工作。4.10利用中断方式进行数据传送是在中断控制器的硬件支持下，通过CPU调用执行相应的中断服务子程序来实现的，是由软硬件相结合实现的。4.11由于在磁盘与内存之间的数据传送是大批量的，需要快速传送，故需要采用DMA方式实现。第章并行接口技术5.1AB5.2B5.3并行接口的输入和输出都是多位并行的，传输的效率高。并行接口多应用于主机与近距离外设进行大量高速数据传输的场合。5.48255A是可编程并行接口芯片。8255A主要由三个数

26、据端口、两组控制电路、一个数据总线缓冲器和一个读/写控制逻辑电路组成，三个数据端口分别是A口、B口、C口，分别可以与外设连接，进行数据的并行输入或输出。5.5=0、A1A0=01、=0、=15.6工作方式控制字、C口置位/复位控制字控制字格式及每位的含义参见P125P126。程序设计时，把这两个控制字写入8255A的控制口。8255A通过控制字的D7位来区分这两个控制字，当D7=1时为工作方式控制字，当D7=0时为C口置位/复位控制字。5.71）A口工作于方式2，B口方式1输出时，8255A端口C各位的作用是：当B口内的数据已满需要外设读走时，PC2用于向外设输出B口的输入缓冲器满信号；当外设

27、准备好了接收数据时，PC1用于向B口输入外设的应答信号；当B口的数据被外设读走后，PC0用于输出B口的中断请求信号INTR，请求CPU向B口输出下一个数据。当A口接收到外设数据并等待CPU读走数据时，PC5用于发出输入缓冲器满信号IBF，通知当外设外设暂时不能向A口输入下一个数据；当外设向A口输入数据时，通过PC4向A口输入选通信号；针对于A口PC6与PC7的作用与PC1、PC2的作用类同；当A口输入数据时的输入缓冲器满或A口输出数据时的输出缓冲器空时，需要CPU读走数据或送出下一个数据时，通过PC3向CPU发出中断请求信号。2）（略）3）（略）4）（略）5.81）MOVAL,9CHOUT93

28、H,AL2）MOVAL,0B4HOUT93H,AL3）MOVAL,0C0HOUT93H,ALMOVAL,09HOUT93H,ALMOVAL,0DHOUT93H,AL4）MOVAL,0A3HOUT93H,AL5.9MOVDX,控制口地址MOVAL,06HOUTDX,ALMOVAL,09HOUTDX,AL5.10MOVAL,06HOUT63H,ALMOVAL,07HOUT63H,AL5.11MOVAL,09HOUT63H,ALMOVAL,0DHOUT63H,AL5.121）K1闭合，K2闭合时，P0、P1、P2、P3灯亮2）K1断开，K2断开时，P2灯亮3）K1闭合，K2断开时，P1灯亮4）K1断

29、开，K2闭合时，P0灯亮第章定时/计数技术及其接口6.1A6.2A6.3B6.4B6.5C6.6BF6.7CLK引脚用于向计数通道输入工作时钟信号，这个信号是计数通道工作的计时基准，通道内的计数器就是按照这个时钟频率进行减1计数的；GATE引脚为门控信号，用于控制计数通道的启动或停止；OUT引脚为计数器输出信号，当通道内的计数单元计数结束时，该引脚即产生输出信号。6.8在IBMPC系列机中8253-5的计数通道0工作于方式3，用于系统定时；通道1工作于方式2，用动态存储器刷新定时；通道2工作于方式3，用于扬声器发声控制。6.9在对8253初始化编程写入计数初始值时，应在以下几方面注意与控制字保

30、持一致：1）先写入控制字，后写入计数初始值。2）计数初始值要写入控制字中所选定的计数通道。3）写入的计数初始值格式（16位或8位）要与控制字中规定的一致。6.10CLK输入的时钟频率OUT输出的方波频率计数初始值6.112ms6.121006.13MOVDX,30BHMOVAL,29HOUTDX,ALMOVDX,308HMOVAL,4HOUTDX,AL6.14MOVDX,343HMOVAL,76HOUTDX,ALMOVDX,341HMOVAX,0340HOUTDX,ALMOVAL,AHOUTDX,ALMOVDX,343HMOVAL,0A5HOUTDX,ALMOVDX,342HMOVAL,01H

31、OUTDX,AL6.15 若使用1个计数通道，则计数初始值n应为2106（2MHz1Hz），而8253的计数通道为16位，其最大计数值是65536，远远小于2106，所以使用1个计数通道不能实现。译码器+5V2MHz1Hz方法CLK1GATE1OUT1CLK2GATE2OUT2GNDD7D0A1A08253数据总线地址总线CPU设计8253计数通道引脚连接图如下：MOVDX,343HMOVAL,67HOUTDX,ALMOVDX,341HMOVAL,10H;计数通道1的计数初始值为1000OUTDX,ALMOVDX,343HMOVAL,0A7HOUTDX,ALMOVDX,342HMOVAL,10

32、H;计数通道2的计数初始值为1000OUTDX,AL6.16DATASEGMENTPORT_0EQU40HPORT_1EQU41HPORT_2EQU42HPORT_MODEEQU43HB_8255AEQU61HMUSICDW3F0H,3F0H,380H,380H,3F0H,3F0H,5B0H,5B0H,310H,310H,310H,310H;乐谱565177DW0;乐曲结束标志DATAENDSCODESEGMENTASSUMECS:CODE,DS:DATASTART:MOVAX,DATAMOVDS,AXMOVDX,B_8255AINAL,DX;将PB1和PB0置1,允许计数器通道计数,扬声器发

33、声ORAL,03HOUT61H,ALMOVDX,PORT_MODE;初始化MOVAL,0B6HOUTDX,ALMOVBX,OFFSETMUSICMOVAX,BX;取第一个音符LLL:MOVDX,PORT_2;向计数器通道2写入计数初始值,即音符,播放OUTDX,ALMOVAL,AHOUTDX,ALINCBXINCBXMOVAX,BX;取下一音符数据TESTAX,0FFFFHJZEXIT;若到曲尾,则结束播放,否则播放下一音符CALLDALLYJMPLLLDALLYPROCMOVCX,0A000H;延时子程序L1:MOVDX,0B00HL2:DECDXJNZL2LOOPL1RETDALLYEND

34、PEXIT:MOVAX,4C00HINT21HCODEENDSENDSTART第章串行通信及串行接口技术7.1C7.2B7.3AD7.4BC7.5B，C7.6A7.7B7.8B7.9B7.10并行通信是利用多条传输线同时传输多位（bit）数据，每条传输线传输一个bit，串行通信则是通过单条传输线依次逐位地传送多位数据。并行通信的在传输速率上远远高于串行通信，但并行通信的成本却高于串行通信。因为并行通信的传输速度快，但是成本高，所以只适于短距离的高速传输。串行通信的成本低，但是传输速度比较慢，所以串通信适合于远距离的中低速通信场合。7.11调幅、调相、调频7.12异步方式把一个字符看作一个独立的

35、信息传输单元，而同步方式以数据块为基本传输单位，一个数据块包括多个字符；异步方式下的收发双方可以各自使用自己的发送时钟和接收时钟，而同步方式中的收发两端需要用同一个时钟源作为时钟信号；异步方式一般用奇偶校验方式，而同步方式多采用CRC校验方式；异步方式是靠起始位和停止位来实现字符的界定和同步的，而同步方式下的数据块以同步字符开头，以校验字符结束；同步方式的通信效率高于异步方式的通信效率。7.13异步方式下的接收端不断地检测串行数据输入线路，若采样到一个低电平信号（起始位），则视为收到一个数据帧的帧头，然后接收有效数据位和奇偶校验位，最后接收到一个高电平（停止位），视为该数据帧接收结束，一个字符

36、接收完毕。同步方式下的接收端不断地检测串行数据输入线路，当搜索到同步字符之后，便开始接收数据位，最终接收到校验字符，则视为数据块接收结束。7.1412007.150.83ms，8.3ms7.161207.17MOVAL,7BHOUT3DH,ALMOVAL,37HOUT3DH,AL7.18方式选择控制字：5EH（甲机）；5EH（乙机）操作命令控制字：33H（甲机）；14H（乙机）程序（参照例7.5）第章中断技术及中断控制器8.1C8.2B8.3A8.4A8.5B8.6C8.7C8.8A8.9中断就是指CPU在正常运行程序时，响应中断请求，转而去执行中断服务子程序，完成中断事件处理后，返回断点继续

37、执行原程序的过程。微型计算机系统的中断处理过程：1）识别中断源。2）关中断、保护断点、保护现场。3）开中断。4）中断服务。5）关中断。6）恢复现场、恢复断点、开中断，中断返回。8.10对8259A的编程有初始化编程和操作方式编程两类。初始化编程是在8259A进入操作前，为了设置其初始状态，使用初始化命令字（ICW）实现的；操作方式编程是在8259A初始化之后，进入工作状态期间，使用操作控制字（OCW）以控制8259A按不同方式操作。8.11在软件中断方式下，CPU根据INTn指令中的中断类型号n，将其乘以4后，得到在中断向量表中的存放地址，按照这个地址从中断向量表中取出对应单元中的内容，即获得

38、n号中断服务子程序入口地址。在硬件中断方式下，系统中有专门的硬件中断控制器8259A进行中断管理，由其向CPU提供被响应中断源的中断类型号，CPU在中断响应周期的第二个周期，把8259A送上数据总线上的中断类型号读走，然后将其乘以4后，得到在中断向量表中的存放地址，按照这个地址从中断向量表中取出对应单元中的内容，即获得为该中断源服务的中断服务子程序入口地址。8.128086中断系统可处理的中断源：中断源内部中断外部中断非屏蔽中断（NMI）可屏蔽中断（INTR）除法出错中断（INT0）溢出中断（INT4）单步中断（INT1）断点中断（INT3）内部指令中断（INTn）由高到低的优先级顺序是：内部

39、中断（除法出错中断、指令中断、溢出中断）非屏蔽中断可屏蔽中断单步中断，其中各可屏蔽中断请求之间的中断优先级由8259A排队。8.131）固定优先级方式。这种优先级排队顺序固定不变。2）自动循环优先级方式。在这种方式下，从IRQ0IRQ7各个中断轮流具有最高优先级。即当某一级中断被处理完毕后，它的优先级别就被改变为最低，而最高优先级分配给该中断相邻的下一级。3）特殊循环优先级方式。该方式下可以通过操作命令字OCW2设定某中断源编码为最低优先级。8.140AH8.15CLIMOVAL,04H;OCW1MOVDX,奇地址OUTDX,ALSTI8.16硬件中断是由外部硬件引起的，软件中断是由主机内部产

40、生或者由程序预先安排产生的。对于硬件中断，硬件中断源发出中断请求的时刻对于CPU而言大多是随机的，所以说断点是不可预知的，而软件中断则是CPU执行到程序中的中断指令或遇到执行错误时产生的，对于CPU而言软件中断是可预知的，断点是预知的；对于硬件中断，需要CPU在执行完每条指令后，检测中断请求输入线以确定是否有硬件中断请求信号，而软件中断则无需硬件检测；对于硬件中断，中断类型号是由专门的硬件控制电路向CPU提供的（NMI中断除外），而软件中断却在程序中将中断类型号直接提供给CPU。8.1718H号中断的中断向量在中断向量表中存放的位置是0000H：0060H；存放的内容是（00060H）14H，

41、（00061H）63H，（00062H）20H，（00063H）00H8.18MOVAL,13H;ICW1OUT90H,ALMOVAL,80H;ICW2OUT91H,ALMOVAL,03H;ICW4OUT91H,AL8.19MOVAL,1BH;ICW1OUT90H,ALMOVAL,80H;ICW2OUT91H,ALMOVAL,01H;ICW4OUT91H,ALINAL,91H;读IMRCLIORAL,03H;屏蔽IRQ0、IRQ1OUT91H,AL;写OCW1MOVAX,0;准备重设中断向量表，修改80H、81H号的中断向量MOVES,AXMOVDI,200H;200H80H*4，IRQ0中断

42、类型号为80HMOVAX,3500HSTOSW;设置新80H号中断向量的偏移地址MOVAX,0000HSTOSW;设置新80H号中断向量的基地址MOVDI,204H;204H81H*4，IRQ1中断类型号为81HMOVAX,4060HSTOSW;设置新81H号中断向量的偏移地址MOVAX,0000HSTOSW;设置新81H号中断向量的基地址INAL,91H;读IMRANDAL,0FCH;0FCH11111100B，撤销IRQ0、IRQ1的屏蔽OUT91H,AL;写OCW1STI;开中断第章DMA技术及DMA控制器9.1C9.2D9.3D9.4D9.5D9.61）能接受CPU的编程，以便进行功能

43、设定。2）能接收I/O接口的DMA请求，并向CPU发出总线请求信号，请求总线控制权。3）CPU响应总线请求之后，DMAC能接管对总线的控制，进入DMA传送过程。4）能实现有效的寻址，即能输出地址信息并在数据传送过程中自动修改地址指针。5）能向存储器和I/O接口发出相应的读/写控制信号。6）能控制传送数据的字节数，判定DMA传送是否结束。7）DMA结束时，能发出DMA结束信号，释放总线，恢复CPU对总线的控制。9.78237A有主态和从态两种工作状态。从态下的8237A与其他接口一样，可以接受CPU对它的读/写操作，这时的8237A为总线从部件，没有总线控制权；主态下的8237A作为总线主部件，

44、获得了总线控制权，可以对I/O接口和存储器进行读/写操作，从而控制数据在I/O接口与存储器之间直接传送。9.8在DMA方式下，内存与高速外设之间的数据传输无需CPU的直接参与，而是由硬件DMA控制器直接控制系统总线进行的，所以说DMA方式能实现高速数据传送。DMA方式传送的一般过程：（以数据从外设向内存传输为例说明）1）CPU对DMAC进行功能设定，送入存储器的起始地址，数据长度等参数。2）从I/O接口向DMAC发出DMA请求信号。3）DMAC向CPU发出总线请求。4）CPU执行完现行的总线周期后，向DMAC回送总线响应信号。5）CPU将控制总线、地址总线、数据总线让出，由DMAC控制。6）DMAC向外部设备发出DMA响应信号。7）进行DMA传送，即由DMAC发出I/O读信号，把数据读到数据总线上，向地址总线发出存储器地址，通过控制总线发出存储器写信号，把数据总线上的数据写入指定的存储器单元。8）DMAC修改内部地址寄存器增/减1，字节计数器减1，准备下一个数据的传送。9）重复第7）、8）步，