第1章_EDA设计流程及工具.pptx

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1、第第1章章 EDA设计流程及其工具设计流程及其工具 1.1 EDA设计流程设计流程 1.2 常用常用EDA工具工具 1.3 Quartus II 概述概述第第1章章 EDA设计流程及其工具设计流程及其工具 本章首先介绍本章首先介绍EDA设计流程，设计流程，然后分别介绍与这些设计流程中然后分别介绍与这些设计流程中各环节密切相关的各环节密切相关的EDA工具软件，工具软件，再就再就QuartusII的基本情况作一简的基本情况作一简述。述。原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真、功能仿真2、时序

2、仿真、时序仿真逻辑综合器逻辑综合器结构综合器结构综合器1、isp方式下载方式下载 2、JTAG方式下载方式下载 3、针对、针对SRAM结构的配置结构的配置 4、OTP器件编程器件编程 功能仿真功能仿真 1.1 EDA设计流程设计流程应用应用FPGA/CPLD的的EDA开发流程开发流程:1.1.1 设计输入设计输入(原理图原理图HDL文本编辑文本编辑)1.1.图形输入图形输入 图形输入图形输入 原理图输入原理图输入 状态图输入状态图输入 波形图输入波形图输入2.HDL文本输入文本输入1.1.1 设计输入设计输入(原理图原理图HDL文本编辑文本编辑)这这种种方方式式与与传传统统的的计计算算机机软软

3、件件语语言言编编辑辑输输入入基基本本一一致致。就就是是将将使使用用了了某某种种硬硬件件描描述述语语言言(HDL)HDL)的的电电路路设设计计文文本本，如如VHDLVHDL或或VerilogVerilog的的源源程程序序，进进行行编辑输入。编辑输入。可可以以说说，应应用用HDLHDL的的文文本本输输入入方方法法克克服服了了上上述述原原理理图图输输入入法法存存在在的的所所有有弊弊端端，为为EDAEDA技技术术的的应应用用和和发展打开了一个广阔的天地。发展打开了一个广阔的天地。1.1.2 综合综合 整整个个综综合合过过程程就就是是将将设设计计者者在在EDAEDA平平台台上上编编辑辑输输入入的的HDL

4、HDL文文本本、原原理理图图或或状状态态图图形形描描述述，依依据据给给定定的的硬硬件件结结构构组组件件和和约约束束控控制制条条件件进进行行编编译译、优优化化、转转换换和和综综合合，最最终终获获得得门门级级电电路路甚甚至至更更底底层层的的电电路路描描述述网网表表文文件件。由由此此可可见见，综综合合器器工工作作前前，必必须须给给定定最最后后实实现现的的硬硬件件结结构构参参数数，它它的的功功能能就就是是将将软软件件描描述述与与给给定定的的硬硬件件结结构构用用某某种种网网表表文文件件的方式对应起来，成为相互对应的映射关系。的方式对应起来，成为相互对应的映射关系。1.1.3 适配适配 适配器也称结构综合

5、器，它的功能是将由综合器产生的适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文网表文件配置于指定的目标器件中，使之产生最终的下载文件，如件，如JEDECJEDEC、JamJam格式的文件。适配所选定的目标器件格式的文件。适配所选定的目标器件(FPGA/CPLDFPGA/CPLD芯片芯片)必须属于原综合器指定的目标器件系列。必须属于原综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表文件针逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器对某一具体的目标器件进行逻辑映射操作，其中包

6、括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。时产生可用于编程的文件。1.1.4 时序仿真与功能仿真时序仿真与功能仿真时序仿真功能仿真 就是接近真实器件运行特性的仿真，就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。因而，仿真精度高。是直接对是直接对VHDL、原理图描述或其他原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解描

7、述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。仿真过程不涉及任何具体器件的硬件特性。1.1.5 编程下载编程下载 通通常常，将将对对CPLDCPLD的的下下载载称称为为编编程程(Program)Program)，对对FPGAFPGA中中的的SRAMSRAM进进行行直直接接下下载载的的方方式式称称为为配配置置(Configure)Configure)，但但对对于于OTP OTP FPGAFPGA的下载和对的下载和对FPGAFPGA的专用配置的专用配置ROMROM的下载仍称为编程。的下载仍称

8、为编程。FPGAFPGA与与CPLDCPLD的的辨辨别别和和分分类类主主要要是是根根据据其其结结构构特特点点和和工工作作原原理。通常的分类方法是：理。通常的分类方法是：C 将将以以乘乘积积项项结结构构方方式式构构成成逻逻辑辑行行为为的的器器件件称称为为CPLDCPLD，如如LatticeLattice的的 ispLSIispLSI系系 列列、XilinxXilinx的的 XC9500XC9500系系 列列、AlteraAltera的的MAX7000SMAX7000S系列和系列和Lattice(Lattice(原原Vantis)Vantis)的的MachMach系列等。系列等。C 将将以以查查表

9、表法法结结构构方方式式构构成成逻逻辑辑行行为为的的器器件件称称为为FPGAFPGA，如如XilinxXilinx的的SPARTANSPARTAN系列、系列、AlteraAltera的的FLEX10KFLEX10K或或ACEX1KACEX1K系列等。系列等。1.1.6 硬件测试硬件测试 最后是将含有载入了设计的最后是将含有载入了设计的FPGAFPGA或或CPLDCPLD的硬件系统进行统一的硬件系统进行统一测试，以便最终验证设计项目在测试，以便最终验证设计项目在目标系统上的实际工作情况，以目标系统上的实际工作情况，以排除错误，改进设计。排除错误，改进设计。1.2 常用常用EDA工具工具 本节主要介

10、绍当今广泛使用的以开发本节主要介绍当今广泛使用的以开发FPGAFPGA和和CPLDCPLD为主的为主的EDAEDA工具，及部分关于工具，及部分关于ASICASIC设计的设计的EDAEDA工具。工具。EDAEDA工具大致可以分为如下工具大致可以分为如下5 5个模块：个模块：设计输入编辑器设计输入编辑器仿真器仿真器HDL综合器综合器适配器适配器(或布局布线器或布局布线器)下载器下载器1.2 常用常用EDA工具工具1.3.1 设计输入编辑器设计输入编辑器1.3.2 HDL综合器综合器性能良好的性能良好的FPGA/CPLD设计的设计的HDL综合器有如下三种：综合器有如下三种：Synopsys公司的公司

11、的FPGA Compiler、FPGA Express综合器。综合器。Synplicity公司的公司的Synplify Pro综合器。综合器。Mentor子公司子公司Exemplar Logic的的LeonardoSpectrum综合器。综合器。综合器的使用也有两种模式：综合器的使用也有两种模式：图形模式和命令行模式图形模式和命令行模式(Shell模式模式)。1.2 常用常用EDA工具工具1.3.3 仿真器仿真器 按处理的硬件描述语言类型分，按处理的硬件描述语言类型分，HDL仿真器可分为：仿真器可分为：(1)VHDL仿真器。仿真器。(2)Verilog仿真器。仿真器。(3)Mixed HDL仿

12、仿真真器器(混混合合HDL仿仿真真器器，同同时时处处理理Verilog与与VHDL)。(4)其他其他HDL仿真器仿真器(针对其他针对其他HDL语言的仿真语言的仿真)。按按仿仿真真的的电电路路描描述述级级别别的的不不同同，HDL仿仿真真器器可可以以单单独独或或综综合完成以下各仿真步骤：合完成以下各仿真步骤：(1)系统级仿真。系统级仿真。(2)行为级仿真。行为级仿真。(3)RTL级仿真。级仿真。(4)门级时序仿真。门级时序仿真。1.2 常用常用EDA工具工具1.3.4 适配器适配器(布局布线器布局布线器)1.3.5 下载器下载器(编程器编程器)适适配配器器的的任任务务是是完完成成目目标标系系统统在

13、在器器件件上上的的布布局局布布线线。适适配配，即即结结构构综综合合通通常常都都由由可可编编程程逻逻辑辑器器件件的的厂厂商商提提供供的的专专门门针针对对器器件件开开发发的的软软件件来来完完成成。这这些些软软件件可可以以单单独独或或嵌嵌入入在厂商的针对自己产品的集成在厂商的针对自己产品的集成EDA开发环境中存在。开发环境中存在。下载电缆 EDA工具软件工具软件1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：isp EXPERT SYSTEM、isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER3、XIL

14、INX：FOUNDATION、ISE4、FPGA Compiler、FPGA Express、Synplify、Leonardo Spectrum.EDA公司：CADENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.1.3 Quartus II概述概述Quartus II设计流程设计流程设计描述设计输入设计编译功能确认延时确认器件编程在线确认生产设计修改命令行命令行模式脚模式脚本本Step1：进入进入QuartusII环境环境项目导航窗口状态窗口信息窗口 用用VHDL设计一个设计一个4位加法计数器位加法计数器S

15、tep2：建立新工程管理窗。在打开的建立新工程管理窗。在打开的Quartus II 中中 点击点击File菜单，选择菜单，选择New Project Wizard 项，会出现介绍页，点击项，会出现介绍页，点击Next按钮，将出现按钮，将出现New Project Wizard对话框。对话框。输入目录名工程名称顶层实体名称 注意：工程名称与顶层实体名一致Step3：将设计文件加入工程中。点击将设计文件加入工程中。点击Next按钮，出按钮，出 现现New Project Wizard第二页。第二页。将与此工程相关的所有文件加进此工程选择文件Step4：选择目标芯片。再次点击选择目标芯片。再次点击N

16、ext，选择目标芯，选择目标芯 片。片。选择芯选择芯片系列片系列自动选自动选择具体择具体的芯片的芯片Step5：选择仿真器和综合器类型。点击上图的选择仿真器和综合器类型。点击上图的Next按按 钮，这时弹出的窗口是选择仿真器和综合器类钮，这时弹出的窗口是选择仿真器和综合器类 型的，如果是选择默认，表示都选型的，如果是选择默认，表示都选QuartusII 中自带的仿真器和综合器。中自带的仿真器和综合器。Step6：结束设置。最后按键结束设置。最后按键Finish，即已设定好工，即已设定好工 程。程。cnt4出现在项目导航窗口层次栏中。出现在项目导航窗口层次栏中。Step7：输入源程序。打开输入源

17、程序。打开Quartus II，选择菜单，选择菜单 FileNew，打开，打开New窗口。窗口。选择此语选择此语言类型言类型Step8：在在VHDL文本编译窗中键入文本编译窗中键入4位二进制计数器位二进制计数器 的的VHDL程序。程序。项目名称项目名称Step9：选择选择Processing菜单的菜单的Start Compilation 项，启动全程编译。项，启动全程编译。逻辑综合逻辑综合适配适配配置文件装配配置文件装配时序分析时序分析编译处理信息编译处理信息编译报告编译报告Step10：打开波形编辑器。选择菜单打开波形编辑器。选择菜单FileNew，在，在New窗口窗口 中选中选Other

18、File中的中的Vector Waveform File 项，点击项，点击OK，即出现空白的波形编辑器。，即出现空白的波形编辑器。加入信加入信号节点号节点名称名称Step11：设置仿真时间区域。为了使仿真时间轴设置在一个设置仿真时间区域。为了使仿真时间轴设置在一个 合理的时间区域上，选择菜单合理的时间区域上，选择菜单 EditEnd Time，在弹出的窗口中的在弹出的窗口中的Time项中键入项中键入50，单位选，单位选us，点，点 击击OK，结束设置。，结束设置。Step12：输入信号节点。选择菜单输入信号节点。选择菜单ViewUtility Windows Node Finder。出现对话框

19、，在。出现对话框，在Filter框中选框中选 Pins:all，然后点击，然后点击List 按钮。于是下方的按钮。于是下方的 Nodes Found窗口出现了设计中的窗口出现了设计中的cnt4工程的所有工程的所有 端口引脚名。用鼠标将重要的端口节点端口引脚名。用鼠标将重要的端口节点CP和输出和输出总线总线 Q逐个拖到波形编辑窗。逐个拖到波形编辑窗。Step13：编辑输入激励信号。点击时钟名编辑输入激励信号。点击时钟名CP，使之变蓝色，使之变蓝色，在点击左侧的时钟设置键，在在点击左侧的时钟设置键，在Clock窗中设置窗中设置CP的的 周期为周期为10us；最后对波形文件存盘。；最后对波形文件存盘

20、。总线总线Step14：仿真器参数设置。选择菜单仿真器参数设置。选择菜单Assignment中的中的 Settings，在，在Settings窗中选窗中选Simulator Settings，观察仿真总体设置情况；在观察仿真总体设置情况；在Simulation Mode 中确中确 认仿真模式为时序仿真（认仿真模式为时序仿真（Timing）。）。Step15：启动仿真器。现在所有设置进行完毕，在菜单启动仿真器。现在所有设置进行完毕，在菜单 Processing 项选项选 Start Simulation，直到出现，直到出现 Simulation was successful，仿真结束。，仿真结束

21、。Step16：观察仿真结果。仿真波形文件观察仿真结果。仿真波形文件 Simulation Report 通常会自动弹出。通常会自动弹出。时序仿真时序仿真输输入入输输出出Step17：Timing Analyzer在全编译期间对设计自动进在全编译期间对设计自动进行时序分析行时序分析。Step17：使用使用Settings对话框（对话框（Assignment菜单）的菜单）的Timing Requirements&Options页面修改设置。页面修改设置。Step19：使用使用RTL Viewer分析综合结果分析综合结果(在在Tools 菜单菜单中选择中选择RTL Viewer)4位锁存器组合电路

22、加1器锁存信号输出反馈Step20：使用使用Technology Map Viewer分析综合结果。选择分析综合结果。选择 Technology Map Viewer(Tools 菜单菜单)显示显示Technology Map Viewer窗口窗口。Step21：创建图元。点击创建图元。点击“File”菜单下的菜单下的“Create/Update”，再在弹出的下拉菜单中点击再在弹出的下拉菜单中点击“Create Symbol Files for Current File”，Step22：功耗分析。使用功耗分析。使用Quartus II的的PowerPlay Power Analyzer(Tools 菜单菜单)。