时序逻辑电路的设计课件.ppt
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1、时序逻辑电路设计时序逻辑电路设计锁存器锁存器触发器触发器时序逻辑电路概述时序逻辑电路概述同步时序逻辑电路的分析同步时序逻辑电路的分析同步时序逻辑电路的设计同步时序逻辑电路的设计常用时序逻辑电路模块常用时序逻辑电路模块基本基本SR锁存器锁存器钟控钟控D锁存器锁存器钟控钟控SR锁存器锁存器介绍介绍3 3种不同结构的触发器种不同结构的触发器本节主要内容本节主要内容锁存器锁存器3一、双稳态电路(一、双稳态电路(Bistate Elements)问题:由于电路没有输入,无法控制或改变它的状态。问题:由于电路没有输入,无法控制或改变它的状态。电路有两个稳定工作状态:电路有两个稳定工作状态:基本基本RSRS
2、锁存器锁存器4二、由或非门构成的基本二、由或非门构成的基本SR锁存器锁存器 电路结构和逻辑符号电路结构和逻辑符号 S、R称称为为触触发发脉脉冲冲输输入入端端,S为为置置位位(Set)端端,R为为复复位位(Reset)端。)端。逻逻辑辑符符号号电电路路图图6 输入和输出的关系表输入和输出的关系表 对于由或非门构成的基本对于由或非门构成的基本SR锁存器采用正脉冲触发。锁存器采用正脉冲触发。已已知知输输入入R、S波波形形图图,试试画画出出 、波波形形图图,设设SR锁锁存存器器的的初初态态为为0。不不 变变0 11 00 0 0 00 11 01 1 S R 001000010010007三、由与非门
3、构成的基本三、由与非门构成的基本SR锁存器锁存器 电路结构和符号电路结构和符号 输入输出关系输入输出关系 1 11 00 1 不不 变变 0 00 11 0 1 1 8四、锁存器的状态四、锁存器的状态 0态、态、1态、非正常态态、非正常态 现态和次态现态和次态 现现态态(Present State):锁锁存存器器在在接接收收信信号号之之前前所所处处的的状态,用状态,用Qn表示;表示;次次态态(Next State):锁锁存存器器在在接接收收信信号号之之后后建建立立的的新新的的稳定状态,用稳定状态,用Qn+1表示。表示。称为称为0态,态,称为称为1态,态,或或称为非正常态。称为非正常态。10QQ
4、例例:已已知知输输入入S、R波波形形图图,试试画画出出Q、Q波波形形图图,设设SR锁锁存存器器的的初态为初态为0。当当SR锁锁存存器器输输入入端端同同时时加加1时时,Q和和Q 都都变变成成了了0。当当S、R同时同时由由10时,触发器的输出将会出现由时,触发器的输出将会出现由010反复切换。反复切换。11五、基本五、基本SR锁存器的应用锁存器的应用 作为存储单元,可存储作为存储单元,可存储1位二进制信息。位二进制信息。其它功能触发器的基本组成部分。其它功能触发器的基本组成部分。构成单脉冲发生器构成单脉冲发生器 vO窄脉冲窄脉冲13CP=0:基本:基本SR锁存器输入端均为锁存器输入端均为1,状态保
5、持不变,状态保持不变 电路结构和逻辑符号电路结构和逻辑符号 基本基本SR锁存器锁存器时钟脉冲时钟脉冲CP=1:S、R通过非门作用于基本通过非门作用于基本SR锁存器锁存器钟控钟控RSRS锁存器锁存器15 基本基本SR锁存器与钟控锁存器与钟控SR锁存器的区别锁存器的区别(a)基本)基本SR锁存器输出波形锁存器输出波形(b)钟控)钟控SR锁存器输出波形锁存器输出波形 结结论论:钟钟控控SR触触发发器器只只在在CP高高电电平平期期间间接接收收输输入入信信号号,基基本本SR锁存器任何时候均能接收输入信号。锁存器任何时候均能接收输入信号。161、采用逻辑门构成的钟控采用逻辑门构成的钟控D锁存器锁存器 特性
6、表特性表 D Qn Qn+1 0 0 0 1 1 0 1 1 0011 电路结构和逻辑符号电路结构和逻辑符号 特性方程特性方程 将将S=D,R=D(保保证证了了SR=0)代代入入RS触发器的特性方程得触发器的特性方程得183.钟控钟控D锁存器的动态参数锁存器的动态参数 建立时间(建立时间(Setup Time)tSU数据信号数据信号D在时钟信号在时钟信号CP下降沿到来之前应稳定的最小时间下降沿到来之前应稳定的最小时间 保持时间(保持时间(Hold Time)tH数据信号数据信号D在时钟信号在时钟信号CP下降沿过去以后应稳定的最小时间下降沿过去以后应稳定的最小时间 时钟信号和触发器输出之间的延迟
7、时间时钟信号和触发器输出之间的延迟时间tpHL(CQ)和和tpLH(CQ)相对于相对于CP信号由低电平变为高电平的时刻,信号由低电平变为高电平的时刻,Q的变化将会有的变化将会有一定的延时一定的延时 输入数据信号和触发器输出之间的延迟时间输入数据信号和触发器输出之间的延迟时间tpHL(DQ)和和tpLH(DQ)相对于相对于D的变化,的变化,Q的变化将会有一定的延时的变化将会有一定的延时 194.集成三态输出集成三态输出8D锁存器锁存器74HC573 当当LE=1时,输出时,输出Q跟随输入跟随输入D变化,变化,当当LE=0时,输出时,输出Q保持不变保持不变当当OE=0时,输出高阻态。时,输出高阻态
8、。介绍介绍3种不同结构的触发器种不同结构的触发器维持阻塞触发器维持阻塞触发器主从触发器主从触发器利用传输延迟触发器利用传输延迟触发器本节主要内容本节主要内容介绍介绍5种不同功能的触发器种不同功能的触发器D触发器触发器SR触发器触发器JK触发器触发器T触发器触发器T触发器触发器各类型触发器各类型触发器211.钟控锁存器存在钟控锁存器存在 的空翻现象的空翻现象 在在一一个个CP脉脉冲冲周周期期内内,锁锁存存器器状状态态变变化化多多于于一一次次的的现现象象称称为为空翻空翻。空翻带来两个问题:一是锁存器的抗干扰能力下降;空翻带来两个问题:一是锁存器的抗干扰能力下降;二是限制了锁存器的使用范围。二是限制
9、了锁存器的使用范围。触发器触发器222.为什么钟控锁存器会存在为什么钟控锁存器会存在 空翻现象?空翻现象?主要原因是锁存器对输入信号的敏感时间太长主要原因是锁存器对输入信号的敏感时间太长。触触发发器器采采用用了了不不同同的的电电路路结结构构,只只有有在在CP脉脉冲冲的的上上升升沿沿或或下下降沿时刻接收输入信号降沿时刻接收输入信号 24例:主从例:主从D触发器输触发器输入入CP和和D的波形如图的波形如图所示,试画出输出波所示,试画出输出波形。形。25集成主从集成主从D触发器两种基本结构触发器两种基本结构异步置1端(或称直接置端(或称直接置1端)端)异步置0端(或称直接置端(或称直接置0端)端)0
10、1001026 电路结构和逻辑符号电路结构和逻辑符号 G3、G4、G5、G6构成了构成了D信号的输入通道。信号的输入通道。维持阻塞维持阻塞D D触发器触发器1DC1QQ基本基本SR锁存器锁存器 G1、G2构成了基本构成了基本SR锁存器。锁存器。28 工作原理分析(工作原理分析(设设D=0,当,当CP由由01时时)若若D=0,CP=1时,则时,则Qn+1=D=0,并立即封锁输入通路。,并立即封锁输入通路。01101封锁输封锁输入通路入通路011100输输出出0态态29 工作原理分析(工作原理分析(设设D=1,当,当CP由由01时时)若若D=1,CP=1时,则时,则Qn+1=D=1,并立即封锁输入
11、通路。,并立即封锁输入通路。10011封锁输封锁输入通路入通路001111输输出出1态态31QQ 边边沿沿触触发发器器只只有有CP的的上上升升沿沿或或下下降降沿沿瞬瞬间间才才能能接接受受控控制制输输入入信信号号,改改变变状状态态,因因此此在在一一个个时时钟钟脉脉冲冲下下,触触发发器器最最多多只只能能翻翻转转一一次,从根本上杜绝了空翻的现象。次,从根本上杜绝了空翻的现象。例例2:一一上上升升沿沿触触发发的的D触触发发器器,设设初初态态为为1,试试在在给给定定CP、D下下,画出画出Q和和Q波形。波形。32电路结构和逻辑符号电路结构和逻辑符号 利用传输延迟的触发器利用传输延迟的触发器G3、G4的传输
12、延迟时间大于的传输延迟时间大于SR锁存器的翻转时间锁存器的翻转时间 两个与或非门的输入输出端交叉连接,构成基本两个与或非门的输入输出端交叉连接,构成基本SR锁存器锁存器 33工作原理分析工作原理分析(1)当)当CP=0时,触发器维持原状态不变时,触发器维持原状态不变 CP=0时,门时,门G3、G4、G12、G22全部被封锁。全部被封锁。不管不管J、K如何变化,触发器维持原状态不变。如何变化,触发器维持原状态不变。0110034工作原理分析工作原理分析(2)CP=1时,触发器维持与时,触发器维持与CP=0时相同的状态时相同的状态35工作原理分析工作原理分析(3)CP由由1变变0时,触发器接收时,
13、触发器接收J、K信号翻转信号翻转36例例1:一一个个下下降降沿沿触触发发的的JK触触发发器器,给给定定CP、J、K的的波波形形如如下下,试画出相应的输出试画出相应的输出 Q 和和 Q 波形波形。设初始状态为设初始状态为0。QQ37T T触发器和触发器和T T触发器触发器 如果将如果将JK触发器的触发器的J、K端连接在一起,并将输入端命名为端连接在一起,并将输入端命名为T,就得到就得到T触发器。触发器。当当T触发器的输入端固定地接高电平时,就得到触发器的输入端固定地接高电平时,就得到T触发器触发器 38 如如果果维维持持阻阻塞塞D触触发发器器的的输输入入信信号号刚刚好好在在CP脉脉冲冲的的上上升
14、升沿沿发发生生改改变变是是否否允允许许?如如不不允允许许,对对输输入入信信号号有有什什么么要要求求?思考题思考题触发器的动态参数触发器的动态参数39建立时间(建立时间(Setup Time)tSU 数据信号数据信号D在时钟信号在时钟信号CP上升沿到来之前应稳定的最小时间。上升沿到来之前应稳定的最小时间。保持时间(保持时间(Hold Time)tH数据信号数据信号D在时钟信号在时钟信号CP上升沿过去以后应稳定的最小时间。上升沿过去以后应稳定的最小时间。时钟信号和触发器输出之间的延迟时间时钟信号和触发器输出之间的延迟时间tpHL 和和tpLH 时钟信号的上升沿至输出端建立新的稳定状态所产生的延迟时
15、钟信号的上升沿至输出端建立新的稳定状态所产生的延迟时间。时间。40触发器的功能及转换触发器的功能及转换5种不同功能种不同功能触发器的逻辑符号触发器的逻辑符号SR触发器的特性方程触发器的特性方程D 触发器的特性方程触发器的特性方程JK触发器的特性方程触发器的特性方程T触发器的特性方程触发器的特性方程T触发器的特性方程触发器的特性方程(约束条件)(约束条件)41 状态图状态图01状态状态 0状态状态 1 特性表特性表 J K Qn Qn+1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 01001110例例:在同步工作条件下,在同步工作条件下,JK触发器的现态触
16、发器的现态Qn=0,要求,要求Qn+1=0,则应使则应使 。(1)J=K=0(2)J=0,K=1(3)J=1,K=(4)J=K=142 目目前前生生产产的的时时钟钟控控制制触触发发器器定定型型产产品品中中只只有有JK触触发发器器和和D型型触触发器。其它功能的触发器可由这两种触发器转化而成。发器。其它功能的触发器可由这两种触发器转化而成。JK、D 触发器转化为触发器转化为 T触发器触发器 43 将将 JK 转换成转换成 D 44 将将 D 触发器转换为触发器转换为 T 45触发器特点触发器特点触发器分类触发器分类重点重点触发器逻辑功能、触发方式。触发器逻辑功能、触发方式。时序逻辑电路的最基本单元
17、;能够存储一位二进制信时序逻辑电路的最基本单元;能够存储一位二进制信息的基本单元。息的基本单元。1.有两个能够保持的稳定状态,分别用来表示逻有两个能够保持的稳定状态,分别用来表示逻辑辑0和逻辑和逻辑1。2.在在适适当当输输入入信信号号作作用用下下,可可从从一一种种状状态态翻翻转转到到另另一一种种状状态态;在在输输入入信信号号取取消消后后,能能将将获获得得的新状态保存下来的新状态保存下来按按触发方式触发方式分:电平触发方式、边沿触发方式及主从触发方式分:电平触发方式、边沿触发方式及主从触发方式按按逻辑功能逻辑功能分:分:RS、D、JK、T和和T触发器触发器46 组合电路组合电路:电路的输出只与当
18、前的输入有关,而与电路的输出只与当前的输入有关,而与以前以前的输入无关。的输入无关。时序电路:时序电路:电路在某一给定时刻的输出,不仅取决于该时电路在某一给定时刻的输出,不仅取决于该时刻电路的输入刻电路的输入,还取决于还取决于前一时刻电路的状态。前一时刻电路的状态。结构:组合电路结构:组合电路+触发器。触发器。一、一、什么是时序逻辑电路?什么是时序逻辑电路?结构:由门电路构成。结构:由门电路构成。举例:举例:电视遥控器。电视遥控器。47 输出方程:输出方程:状态方程:状态方程:Qn+1=F3(Z,Qn)驱动方程驱动方程:Z=F2(X,Qn)二、二、时序电路的模型时序电路的模型Y=F1(X,Qn
19、)Z组合电路组合电路触发器触发器CPXYQ输入信号输入信号输出信号输出信号状态信号状态信号驱动信号驱动信号48三、典型的时序逻辑电路三、典型的时序逻辑电路串行加法器串行加法器一位全加器一位全加器D触发器触发器CPQCICO1DC1BSA49四、时序逻辑电路的分类四、时序逻辑电路的分类 按控制时序状态的脉冲源来分:按控制时序状态的脉冲源来分:同步时序电路:同步时序电路:异步时序电路:异步时序电路:所有触发器所有触发器由由同一时钟同一时钟脉冲源控制脉冲源控制没有统一的时钟脉冲没有统一的时钟脉冲Q0FF0Q1CPFF2Q2FF11DC11DC11DC1“1”Q0FF0Q1CPFF2Q2FF11DC1
20、1DC11DC150四、时序逻辑电路的分类(续)四、时序逻辑电路的分类(续)按输出按输出Y与现态与现态Qn及输入及输入X 的关系分:的关系分:穆尔型(穆尔型(Moore):输出只和现态有关,与输入无关。输出只和现态有关,与输入无关。米里型(米里型(Mealy):输出不仅和现态有关,还和输入有关。):输出不仅和现态有关,还和输入有关。Y=F1(Qn)Y=F1(X,Qn)51写各触发器的写各触发器的驱动方程驱动方程写电路的写电路的输出方程输出方程写触发器的写触发器的状态方程状态方程作作状态真值表状态真值表及及状态转换图状态转换图作作时序波形图时序波形图得到电路的逻辑功能得到电路的逻辑功能同同步步时
21、时序序电电路路的的分分析析方方法法输入端的表达式,输入端的表达式,如如T、J、K、D组合电路的输出组合电路的输出描述状态转换描述状态转换关系的表格关系的表格画出画出时钟脉冲时钟脉冲作用下作用下的输入、输出波形图的输入、输出波形图52例:请分析以下例:请分析以下同步时序电路同步时序电路:(1)写出驱动方程:)写出驱动方程:同步时序电路分析同步时序电路分析53(2)写出状态方程写出状态方程(3)写出输出方程:)写出输出方程:同步时序电路分析同步时序电路分析(1)写出驱动方程:)写出驱动方程:54(4)根根据据状状态态方方程列出状态。程列出状态。同步时序电路分析同步时序电路分析 1 1 1 1 1
22、0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 00000011 Q2n Q1n Q0nQ2n+1 Q1n+1 Q0n+1Y(5)作出状态图)作出状态图 111001000011110100101Q2Q1Q0010 000110七七个个状状态态构构成成循循环环,称为有效循环。称为有效循环。“111”位位于于有有效效循循环环之之外外,称称为无效状态。为无效状态。如如果果无无效效状状态态在在若若干干个个CP作作用用后后,最最终终能能进进入入有有效效循循环环称称该电路具有该电路
23、具有自启动自启动能力。能力。上述时序电路能够自启动。上述时序电路能够自启动。55(6)时序图(设)时序图(设Q2Q1Q0初态为初态为000)(7)结论:同步自然态序七进制计数器)结论:同步自然态序七进制计数器。同步时序电路分析同步时序电路分析YQ2Q1Q0CP010010110010000110000011156时序逻辑电路设计的几种方法时序逻辑电路设计的几种方法 1 1采用小规模集成门电路和触发器设计;采用小规模集成门电路和触发器设计;2 2采用标准的中规模集成电路设计;采用标准的中规模集成电路设计;3 3采用可编程逻辑器件采用可编程逻辑器件PLDPLD设计。设计。同步时序电路设计同步时序电
24、路设计57设设计计步步骤骤 设定状态设定状态画出状态转换图画出状态转换图列出状态真值表列出状态真值表求状态方程求状态方程求驱动方程求驱动方程画逻辑电路图画逻辑电路图检查检查自启动自启动如不符如不符合要求,重新设计合要求,重新设计同步时序电路设计同步时序电路设计58例:试用例:试用JK触发器设计一个同步七进制计数器。触发器设计一个同步七进制计数器。需要三个触发器。需要三个触发器。Q2Q1Q0001000010011110100101解:(解:(1)逻辑抽象,画出状态图。)逻辑抽象,画出状态图。同步时序电路设计同步时序电路设计59(2)列出状态表)列出状态表 1 1 1 0 0 0 1 1 0 1
25、 1 0 1 0 1 1 0 1 1 0 0 1 0 0 0 1 1 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 同步时序电路设计同步时序电路设计60(3)求出状态方程(根据状态表画卡诺图)求出状态方程(根据状态表画卡诺图)同步时序电路设计同步时序电路设计0001111010Q2Q1Q0Q2n+101101000001111010Q2Q1Q0Q1n+101010100001111010Q2Q1Q0Q0n+1101001061(3)求出电路的驱动方程)求出电路的驱动方程 将上述状态方程与将上述状态方程与JK触发器的特性方程相比较得:触发器的特性方程相比较得:同步时序电
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